JPH03295100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03295100A JPH03295100A JP2098684A JP9868490A JPH03295100A JP H03295100 A JPH03295100 A JP H03295100A JP 2098684 A JP2098684 A JP 2098684A JP 9868490 A JP9868490 A JP 9868490A JP H03295100 A JPH03295100 A JP H03295100A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、テスト回路を内蔵した半導体記憶装置に関
するものである。
するものである。
第３図は、例えば昭和６３年電子情報通信学会春季全国
大会講演論文集ｐ２−２８０に示された従来の半導体記
憶装置のテスト回路である。
大会講演論文集ｐ２−２８０に示された従来の半導体記
憶装置のテスト回路である。
図において、■はメモリセルアレイ、２はセンスアンプ
、３はメモリセル、４はＩ１０ゲート、Ｉ／Ｏ、Ｔ７で
はＩ／Ｏ線、５，６．７，８．９゜１０．１１はｎ型Ｍ
Ｏ３）ランジスタ、１２はデータ入出力回路である。Ｙ
ａ、ＹｂはＹデコーダの出力信号である。
、３はメモリセル、４はＩ１０ゲート、Ｉ／Ｏ、Ｔ７で
はＩ／Ｏ線、５，６．７，８．９゜１０．１１はｎ型Ｍ
Ｏ３）ランジスタ、１２はデータ入出力回路である。Ｙ
ａ、ＹｂはＹデコーダの出力信号である。
メモリセルアレイ１は行列状に配置された複数のメモリ
セル３と、１行分のメモリセルを選択するためのワード
線ＷＬが複数と、ワード線によって選択されてビット線
ＢＬ、″［に読み出されたデータを増幅するセンスアン
プ２を複数個含むが、第３図では簡単のためにワード線
１本と、センスアンプ２つだけを示している。
セル３と、１行分のメモリセルを選択するためのワード
線ＷＬが複数と、ワード線によって選択されてビット線
ＢＬ、″［に読み出されたデータを増幅するセンスアン
プ２を複数個含むが、第３図では簡単のためにワード線
１本と、センスアンプ２つだけを示している。
次にメモリセル３を検査する手順を第４図を用いて説明
する。
する。
まず、時刻１＝１．において、信号ＴＤを“Ｌ”信号７
■を“Ｈ”、信号ＷＴを“Ｈ°゛、ワード線ＷＬをＨ″
としてメモリセル３ａにテストデータ“′Ｈ”を書き込
む。
■を“Ｈ”、信号ＷＴを“Ｈ°゛、ワード線ＷＬをＨ″
としてメモリセル３ａにテストデータ“′Ｈ”を書き込
む。
次に、書き込んだデータが正しく読み出せるか否かをチ
エツクするために、まず時刻１＝１２において、信号Ｔ
Ｄを“Ｌ”、信号ｎを“′Ｌ”信号ＷＴを“Ｌ”とし、
ビット線対ＢＬ、ｎの電位を外部電源により’Ａ Ｖ
ｃ ｃとする。すると、トランジスタ７．８が導通し、
トランジスタ９．１０のゲートは“Ｌ”となる。
エツクするために、まず時刻１＝１２において、信号Ｔ
Ｄを“Ｌ”、信号ｎを“′Ｌ”信号ＷＴを“Ｌ”とし、
ビット線対ＢＬ、ｎの電位を外部電源により’Ａ Ｖ
ｃ ｃとする。すると、トランジスタ７．８が導通し、
トランジスタ９．１０のゲートは“Ｌ”となる。
次に時刻ｔ＝ｔ３において、トランジスタ１１を導通さ
せ、信号ｋｌＡＪを“Ｈ”に充電する。そこで、時刻ｔ
＝ｔ４において、ワード線ＷＬを°Ｈ”とし、メモリセ
ル３を選択し、読み出されたデータをセンスアンプ２で
増幅する。読み出しが正常に行われた時はビット線ＢＬ
は°゛Ｈ”、ビット線ｌｆｆは“Ｌ”になる。そこで、
時刻１＝１５において、信号ＴＤをＨ”、信号下方を“
Ｌ”とすると、ビット線ＢＬに接続されたトランジスタ
７が導通するが、信号下Ｔは“Ｌ ＩＩなので、トラン
ジスタ９のゲートは“Ｌ”のままでトランジスタ９．１
０は導通せず、信号線Ｊは“Ｈ”のままである。
せ、信号ｋｌＡＪを“Ｈ”に充電する。そこで、時刻ｔ
＝ｔ４において、ワード線ＷＬを°Ｈ”とし、メモリセ
ル３を選択し、読み出されたデータをセンスアンプ２で
増幅する。読み出しが正常に行われた時はビット線ＢＬ
は°゛Ｈ”、ビット線ｌｆｆは“Ｌ”になる。そこで、
時刻１＝１５において、信号ＴＤをＨ”、信号下方を“
Ｌ”とすると、ビット線ＢＬに接続されたトランジスタ
７が導通するが、信号下Ｔは“Ｌ ＩＩなので、トラン
ジスタ９のゲートは“Ｌ”のままでトランジスタ９．１
０は導通せず、信号線Ｊは“Ｈ”のままである。
ところが、メモリセルやセンスアンプの欠陥により、セ
ンスアンプ２によって増幅した結果が、ビット線ＢＬが
“Ｌ”、ビット線丁Ｔが“°Ｈ”となった場合には、ビ
ット線Ｗに接続されたトランジスタ８が導通するが、信
号ＴＤが“Ｈ”であるため、トランジスタ１０のゲート
が°′Ｈ”となり、トランジスタ１０が導通し、信号線
Ｊが“Ｌ゛に放電される。
ンスアンプ２によって増幅した結果が、ビット線ＢＬが
“Ｌ”、ビット線丁Ｔが“°Ｈ”となった場合には、ビ
ット線Ｗに接続されたトランジスタ８が導通するが、信
号ＴＤが“Ｈ”であるため、トランジスタ１０のゲート
が°′Ｈ”となり、トランジスタ１０が導通し、信号線
Ｊが“Ｌ゛に放電される。
従って、信号線Ｊの電位を観測しておき、テストデータ
の読み出しの時、信号線Ｊの電位が“Ｌ”に放電された
場合、ワード線ＷＬで選択される１行分のメモリセルの
うち少なくとも１つのメモリセルの読み出しが誤動作し
たことが検出できる。
の読み出しの時、信号線Ｊの電位が“Ｌ”に放電された
場合、ワード線ＷＬで選択される１行分のメモリセルの
うち少なくとも１つのメモリセルの読み出しが誤動作し
たことが検出できる。
このテストではメモリセルのテストが一行分同時にでき
るので、テスト時間が短縮できる。
るので、テスト時間が短縮できる。
従来の半導体記憶装置は以上のように構成されているの
で、ビット線の電位とテストデータＴＤ。
で、ビット線の電位とテストデータＴＤ。
７■を比較するトランジスタ５，６，７，８，９゜１０
が各ライン毎に必要であり、チップ面積が増大するなど
の問題点があった。
が各ライン毎に必要であり、チップ面積が増大するなど
の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、行単位でテストできる機能を小面積で実現
することのできる半導体記憶装置を得ることを目的とす
る。
れたもので、行単位でテストできる機能を小面積で実現
することのできる半導体記憶装置を得ることを目的とす
る。
この発明に係る半導体記憶装置は、Ｉ１０ゲート Ｉ１
０線が、読み出しデータと検査データとを比較する比較
回路を共用するようにしたものである。
０線が、読み出しデータと検査データとを比較する比較
回路を共用するようにしたものである。
この発明における比較回路は、比較回路を持たない半導
体記憶装置でも必要な、Ｉ１０線と■１０ゲートを利用
して構成されるので、比較回路を設けたことによるチッ
プ面積の増加を軽減できる。
体記憶装置でも必要な、Ｉ１０線と■１０ゲートを利用
して構成されるので、比較回路を設けたことによるチッ
プ面積の増加を軽減できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置を示し
、図において、３６，１３，１４．１５゜１６．２８〜
３５．３７〜４０はｎ型トランジスタ、２０〜２７はｐ
型トランジスタ、１８．１９はＮＯＲゲート、１７はＮ
ＡＮＤゲートである。
、図において、３６，１３，１４．１５゜１６．２８〜
３５．３７〜４０はｎ型トランジスタ、２０〜２７はｐ
型トランジスタ、１８．１９はＮＯＲゲート、１７はＮ
ＡＮＤゲートである。
その他の部分は第２図と同様である。
次に動作について説明する。通常の読み出し／書き込み
動作時には、ＴＥ＝“Ｌ”、７Ｔ＝“Ｈ”にする。する
と、Ｉ／Ｏ。〜Ｗの電位にかかわらず、Ｎ１〜Ｎ４は“
Ｌ”となり、ＮＡＮＤゲート１７の出力エラーは“Ｌ”
となる。例えば、メモリセル３ａにＨ”のデータを書き
込む時はアドレス信号Ａ０を“Ｌ”とすれば、入力デー
タＤ、、＝“°Ｈ”が、Ｉ１０線対にＩ／Ｏ。＝“Ｈ”
丁７百７＝“Ｌ”と書き込まれ、Ｉ１０＋ 、Ｔ７丁「
は中間電位のままとする。次にＹデコーダの出力信号Ｙ
、、、Ｙ＋ｂを“°Ｈ”とすると、ビット線ＢＬｏ＝“
Ｈ”１Ｔ＝、 ＝ ＩＩ （、”となり、メモリセル３
ａに”Ｈ”が書き込まれる。
動作時には、ＴＥ＝“Ｌ”、７Ｔ＝“Ｈ”にする。する
と、Ｉ／Ｏ。〜Ｗの電位にかかわらず、Ｎ１〜Ｎ４は“
Ｌ”となり、ＮＡＮＤゲート１７の出力エラーは“Ｌ”
となる。例えば、メモリセル３ａにＨ”のデータを書き
込む時はアドレス信号Ａ０を“Ｌ”とすれば、入力デー
タＤ、、＝“°Ｈ”が、Ｉ１０線対にＩ／Ｏ。＝“Ｈ”
丁７百７＝“Ｌ”と書き込まれ、Ｉ１０＋ 、Ｔ７丁「
は中間電位のままとする。次にＹデコーダの出力信号Ｙ
、、、Ｙ＋ｂを“°Ｈ”とすると、ビット線ＢＬｏ＝“
Ｈ”１Ｔ＝、 ＝ ＩＩ （、”となり、メモリセル３
ａに”Ｈ”が書き込まれる。
メモリセル３ａのデータ’Ｈ”を読み出す場合は、ワー
ド線ＷＬで選択されたメモリセルデータがセンスアンプ
２で増幅された後、Ｙデコーダの出力信号Ｙ 、、、
Ｙ 、ｂを“Ｈ′とする。すると、ビット線対ＢＬ、、
Ｕゴ、 ｏ 、 Ｂ Ｌ ＋ 、 τｒ丁）７−タがＩ
１０線対Ｉ１０゜、Ｔ７π、、Ｉ／Ｏ「７了Ｚ−に読み
出される。入出力回路１２はアドレス信号へ〇を“Ｌ”
とすると、Ｉ／Ｏ。、Ｔ２Ｃ−一のデータを選択して、
出力端子Ｄ ｏ ｕ Ｌに“Ｈ”を出力する。次に行単
位でテストする場合について説明する。
ド線ＷＬで選択されたメモリセルデータがセンスアンプ
２で増幅された後、Ｙデコーダの出力信号Ｙ 、、、
Ｙ 、ｂを“Ｈ′とする。すると、ビット線対ＢＬ、、
Ｕゴ、 ｏ 、 Ｂ Ｌ ＋ 、 τｒ丁）７−タがＩ
１０線対Ｉ１０゜、Ｔ７π、、Ｉ／Ｏ「７了Ｚ−に読み
出される。入出力回路１２はアドレス信号へ〇を“Ｌ”
とすると、Ｉ／Ｏ。、Ｔ２Ｃ−一のデータを選択して、
出力端子Ｄ ｏ ｕ Ｌに“Ｈ”を出力する。次に行単
位でテストする場合について説明する。
ワード線ＷＬによって選択される１行分のメモリセルに
すべて“０”を書き込む時、Ｉ／Ｏ。。
すべて“０”を書き込む時、Ｉ／Ｏ。。
１１０、 を”Ｌ” 、下７で７．ｒ７ＴＶを“Ｈ”と
してＹデコーダの出力Ｙ ｌａ＋ Ｙ、、、 Ｙ、□Ｙ
ｚｂを“Ｈ”とする。すると、メモリセル３ａ〜３ｄ
に“Ｌ”が書き込まれる。１行分のメモリセルに書き込
まれた“°Ｌ”が正しく読み出されることを検査するた
めには、まず時刻ｔ＝ｔｏにおいて、ビット線対ＢＬ、
１ｌｆｆを外部電源によりＳ４ Ｖ ｃ ｃにプリチャ
ージする。また信号φ、を“Ｈ”としてｌ１０３丁７て
を“Ｈ”にプリチャージする１時刻１＝１．において、
ワード線ＷＬを“Ｈ”としてメモリセルを読み出すと、
ビット線ＢＬの電位がｙ、ｖｃｃから減少する０時刻ｔ
＝５においてセンスアンプを動作させ、ビット線ＢＬ、
丁τの電位差を増幅すると、ビット線ＢＬは“Ｌ″、ビ
ット線丁Ｔは“Ｈ”となる。時刻ｔ ＝ ｔ ｘにおい
て、Ｙ １１１＋ ＹＺＩＩを“°Ｈ”、Ｙ、、、、
ＹＺＩＩを“Ｌ”とすると、トランジスタ１３．３６は
導通、トランジスタ１４．１５は非導通になる。この時
、丁Ｔは“Ｈ”なので、Ｉ／Ｏ、 Ｔ７′７ｙは“Ｈ”
のままである。次に時刻Ｌ ＝ ｔ ４にＴＥ＝″Ｈ”
、Ｔπ；“Ｌ”とすると、Ｎ１〜Ｎ４は“Ｌ”のままな
ので、ＥＲＲＯＲ＝″Ｌ″となる。
してＹデコーダの出力Ｙ ｌａ＋ Ｙ、、、 Ｙ、□Ｙ
ｚｂを“Ｈ”とする。すると、メモリセル３ａ〜３ｄ
に“Ｌ”が書き込まれる。１行分のメモリセルに書き込
まれた“°Ｌ”が正しく読み出されることを検査するた
めには、まず時刻ｔ＝ｔｏにおいて、ビット線対ＢＬ、
１ｌｆｆを外部電源によりＳ４ Ｖ ｃ ｃにプリチャ
ージする。また信号φ、を“Ｈ”としてｌ１０３丁７て
を“Ｈ”にプリチャージする１時刻１＝１．において、
ワード線ＷＬを“Ｈ”としてメモリセルを読み出すと、
ビット線ＢＬの電位がｙ、ｖｃｃから減少する０時刻ｔ
＝５においてセンスアンプを動作させ、ビット線ＢＬ、
丁τの電位差を増幅すると、ビット線ＢＬは“Ｌ″、ビ
ット線丁Ｔは“Ｈ”となる。時刻ｔ ＝ ｔ ｘにおい
て、Ｙ １１１＋ ＹＺＩＩを“°Ｈ”、Ｙ、、、、
ＹＺＩＩを“Ｌ”とすると、トランジスタ１３．３６は
導通、トランジスタ１４．１５は非導通になる。この時
、丁Ｔは“Ｈ”なので、Ｉ／Ｏ、 Ｔ７′７ｙは“Ｈ”
のままである。次に時刻Ｌ ＝ ｔ ４にＴＥ＝″Ｈ”
、Ｔπ；“Ｌ”とすると、Ｎ１〜Ｎ４は“Ｌ”のままな
ので、ＥＲＲＯＲ＝″Ｌ″となる。
これに対して、誤動作により時刻ｔ ＝Ｌ ｚにセンス
アンプで増幅した結果、ＢＬ、＝“Ｈパ、…「７＝“Ｌ
”になったとする。すると、時刻ｔ＝ｔ、において、Ｙ
１ｍ＋ Ｙ２ｍを・・Ｈ・、ＹＩｂ、 Ｙｚｂを“Ｌ”
とすると、トランジスタ３６．１３は導通、トランジス
タ１４．１５は非導通となるが、■ｒ丁の電位は“Ｌ”
であるため、１７丁７の電位が“Ｌ”になる、そこで、
Ｔ、 ＝ Ｌ ａに！＝“Ｈ” ７下＝“Ｌ″にすると
、ＮＡＮＤゲート１７の出力ＥＲＲＯＲ＝“Ｈ”となる
、従って、ワード線ＷＬで選択された１行のメモリセル
の少なくとも１つのメモリセルの読み出しが正常にでき
なかったことがわかる。
アンプで増幅した結果、ＢＬ、＝“Ｈパ、…「７＝“Ｌ
”になったとする。すると、時刻ｔ＝ｔ、において、Ｙ
１ｍ＋ Ｙ２ｍを・・Ｈ・、ＹＩｂ、 Ｙｚｂを“Ｌ”
とすると、トランジスタ３６．１３は導通、トランジス
タ１４．１５は非導通となるが、■ｒ丁の電位は“Ｌ”
であるため、１７丁７の電位が“Ｌ”になる、そこで、
Ｔ、 ＝ Ｌ ａに！＝“Ｈ” ７下＝“Ｌ″にすると
、ＮＡＮＤゲート１７の出力ＥＲＲＯＲ＝“Ｈ”となる
、従って、ワード線ＷＬで選択された１行のメモリセル
の少なくとも１つのメモリセルの読み出しが正常にでき
なかったことがわかる。
同様にして、すべてのメモリセルに“１″を書いている
ことをチエツクするためには、時刻ｔ＝ｔ２において、
Ｙ、、、Ｙ、、をｌ Ｈ＋“、Ｙ＋、、 ＹＩｂを“′
Ｌ”にすればよい。
ことをチエツクするためには、時刻ｔ＝ｔ２において、
Ｙ、、、Ｙ、、をｌ Ｈ＋“、Ｙ＋、、 ＹＩｂを“′
Ｌ”にすればよい。
このように、本実施例では、Ｉ１０ゲート４ａ。
４ｂに相当するトランジスタ３６ａ、１４ａおよび１チ
ンブにつき１つの、ゲート１７，１９、トランジスタ２
０〜３５．３７〜４０を用いて比較回路を構成するよう
にしたので、従来各ライン毎に必要としたトランジスタ
５，６．７，８，９゜１０が不要となり、少ないチップ
面積でラインテストモードを実現できる効果がある。
ンブにつき１つの、ゲート１７，１９、トランジスタ２
０〜３５．３７〜４０を用いて比較回路を構成するよう
にしたので、従来各ライン毎に必要としたトランジスタ
５，６．７，８，９゜１０が不要となり、少ないチップ
面積でラインテストモードを実現できる効果がある。
なお、上記実施例では時刻１＝１．にＩ１０線対をＶ
ｃｃにプリチャージしたが、ｌ１０線を“Ｌ”にプリチ
ャージして読み出しが誤動作した場合には、時刻ｔ ”
” Ｌ ３にｌ１０線が”Ｈ”となることを検出するよ
うにしてもよい。
ｃｃにプリチャージしたが、ｌ１０線を“Ｌ”にプリチ
ャージして読み出しが誤動作した場合には、時刻ｔ ”
” Ｌ ３にｌ１０線が”Ｈ”となることを検出するよ
うにしてもよい。
以上のように、この発明に係る半導体記憶装置によれば
、１行分のメモリセルの検査を同時にできる機能をＩ１
０線やＩ１０ゲートを用いて構成したので、チップ面積
が縮小できる効果がある。
、１行分のメモリセルの検査を同時にできる機能をＩ１
０線やＩ１０ゲートを用いて構成したので、チップ面積
が縮小できる効果がある。
第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図はその動作を示すタイミング図、第３
図は従来の半導体記憶装置を示す構成図、第４図はその
動作を示すタイミング図である。 図において、１はメモリセルアレイ、２はセンスアンプ
、３はメモリセル、１４，１５，１３゜３６はトランジ
スタ、Ｉ／Ｏ、ｍはＩ１０線、Ｙ、、Ｙ、はＹデコーダ
の出力信号である。 なお図中同一符号は同−又は相当部分を示す。 ０１１ｔ２ ＋＋＋ Ｙ＋ｂ 、 Ｙ２ｂ
す構成図、第２図はその動作を示すタイミング図、第３
図は従来の半導体記憶装置を示す構成図、第４図はその
動作を示すタイミング図である。 図において、１はメモリセルアレイ、２はセンスアンプ
、３はメモリセル、１４，１５，１３゜３６はトランジ
スタ、Ｉ／Ｏ、ｍはＩ１０線、Ｙ、、Ｙ、はＹデコーダ
の出力信号である。 なお図中同一符号は同−又は相当部分を示す。 ０１１ｔ２ ＋＋＋ Ｙ＋ｂ 、 Ｙ２ｂ
Claims (1)
- （１）行列状に配置されたメモリセルと、 一行分のメモリセルを選択するためのワード線と、 メモリセルが接続された第１のビット線と、この第１の
ビット線と対をなす第２のビット線と、 前記第１のビット線を第１のＩ／Ｏ線に接続する第１の
トランジスタと、 前記第２のビット線を第２のＩ／Ｏ線に接続する第２の
トランジスタと、 前記第１のトランジスタのゲートに入力する第１の選択
信号と前記第２のトランジスタのゲートに入力する第２
の選択信号とを発生するデコーダと、 行単位のテスト時には前記第１と第２のＩ／Ｏ線を第１
の電位に充電したのち、前記第１と第２の選択信号を正
しいデータが読み出された場合の第１と第２のビット線
のデータとそれぞれ逆のデータとし、前記第１と第２の
Ｉ／Ｏ線の少なくとも一方が第２の電位に変化した場合
は、前記ワード線で選択されるメモリセルのうちの少な
くとも一つが誤動作したと判定し、前記第１と第２のＩ
／Ｏ線の両方ともが、第１の電位を維持した場合は誤動
作しなかったと判定するテスト回路とを備えたことを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098684A JPH03295100A (ja) | 1990-04-12 | 1990-04-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2098684A JPH03295100A (ja) | 1990-04-12 | 1990-04-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03295100A true JPH03295100A (ja) | 1991-12-26 |
Family
ID=14226338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2098684A Pending JPH03295100A (ja) | 1990-04-12 | 1990-04-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03295100A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793996A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 半導体メモリ装置 |
| US5428575A (en) * | 1992-08-28 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with comparing circuit for facilitating test mode |
| JPH07240100A (ja) * | 1993-12-31 | 1995-09-12 | Samsung Electron Co Ltd | 半導体メモリ装置の信頼性試験のためのテスト回路 |
-
1990
- 1990-04-12 JP JP2098684A patent/JPH03295100A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428575A (en) * | 1992-08-28 | 1995-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with comparing circuit for facilitating test mode |
| JPH0793996A (ja) * | 1993-09-24 | 1995-04-07 | Nec Corp | 半導体メモリ装置 |
| JPH07240100A (ja) * | 1993-12-31 | 1995-09-12 | Samsung Electron Co Ltd | 半導体メモリ装置の信頼性試験のためのテスト回路 |
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