JPH03295277A - Semiconductor device - Google Patents

Semiconductor device

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Publication number
JPH03295277A
JPH03295277A JP9640290A JP9640290A JPH03295277A JP H03295277 A JPH03295277 A JP H03295277A JP 9640290 A JP9640290 A JP 9640290A JP 9640290 A JP9640290 A JP 9640290A JP H03295277 A JPH03295277 A JP H03295277A
Authority
JP
Japan
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layer
semiconductor device
type layer
substrate
transistor
Prior art date
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Pending
Application number
JP9640290A
Other languages
Japanese (ja)
Inventor
Yoshikatsu Kondo
近藤 義勝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に一部にツェナーダイオードを
有する半導体装置に係わり、たとえば、デイスプレーを
ドライブする半導体装置に適用して有効な技術に関する
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, particularly a semiconductor device having a Zener diode in a part thereof, and relates to a technique that is effective when applied to a semiconductor device that drives a display, for example. .

〔従来の技術〕[Conventional technology]

半導体装置の一つとして、たとえば特開昭51−781
81号に記載されているように、トランジスタや保護素
子としてのツェナーダイオード(定電圧ダイオード)や
ダンパーダイオードをモノリシックに形成した半導体装
置がある。
As one of the semiconductor devices, for example, Japanese Patent Laid-Open No. 51-781
As described in No. 81, there is a semiconductor device in which a transistor, a Zener diode (constant voltage diode) as a protection element, and a damper diode are monolithically formed.

この半導体装置は、トランジスタのベース(B)とコレ
クタ(C)間にツェナーダイオードが設けられ、コレク
タとエミッタ(E)間にダンパダイオードが設けられた
構造となり、具体的には第9図に示されるように、シリ
コンからなるn形の基板1の主面に設けられたn形から
なるエピタキシャル層2の表層部に、ツェナーダイオー
ド3゜トランジスタ4.ダイオード(ダンパーダイオー
ド)5を有し、周囲にn←形のガードリング6を有する
構造となっている。前記エピタキシャル層2の表層部に
はp形層10が複数段けられ、隣り合う一対のP形層1
0間にn1形層11が設けられるとともに、このn十形
層11の表層部にはp+形層12が形成され、これによ
ってツェナーダイオード3が形成されている。また、こ
のツェナーダイオード3のn十形層11およびP十形層
12に接触するP形層10(図中左から2番目のP形層
)は、トランジスタ4のベース領域15を構成する。そ
して、このベース領域15の表層部中央には、n++形
層からなるエミッタ領域16が形成されている。したが
って、前記エピタキシャル層2および基板1がコレクタ
領域17となり、図示はしないが基板1の下面にコレク
タ電極が設けられることになる。
This semiconductor device has a structure in which a Zener diode is provided between the base (B) and collector (C) of the transistor, and a damper diode is provided between the collector and emitter (E). A Zener diode 3° transistor 4. It has a structure including a diode (damper diode) 5 and an n←-shaped guard ring 6 around it. A plurality of p-type layers 10 are provided in the surface layer part of the epitaxial layer 2, and a pair of adjacent p-type layers 1
An n1 type layer 11 is provided between 0 and 0, and a p+ type layer 12 is formed on the surface of this n+ type layer 11, thereby forming a Zener diode 3. Further, a P-type layer 10 (the second P-type layer from the left in the figure) in contact with the n-type layer 11 and the P-type layer 12 of the Zener diode 3 constitutes a base region 15 of the transistor 4. In the center of the surface layer of this base region 15, an emitter region 16 made of an n++ type layer is formed. Therefore, the epitaxial layer 2 and the substrate 1 become the collector region 17, and although not shown, a collector electrode is provided on the lower surface of the substrate 1.

ダンパーダイオード5は、前記n形のエピタキシャル層
2と、一つのP形層10とによって形成されている。ま
た、このp形層10の表層部には、オーミンクコンタク
トのためのp十形層20が形成されている。なお、この
図においては絶縁膜配線層、パッシベーション膜等は省
略されている。
The damper diode 5 is formed by the n-type epitaxial layer 2 and one p-type layer 10. Further, a p-type layer 20 for an ohmink contact is formed on the surface layer of the p-type layer 10. Note that in this figure, an insulating film wiring layer, a passivation film, etc. are omitted.

また、エピタキシャル層2に形成されるツェナーダイオ
ードは、イオン打ち込みや熱拡散にょって形成されてい
る。
Furthermore, the Zener diode formed in the epitaxial layer 2 is formed by ion implantation or thermal diffusion.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のように、従来のツェナーダイオードは、エピタキ
シャル層2にイオン打ち込みや熱拡散によって相互に異
なる不純物層を重ねて形成する二とによって形成してい
る。しかし、このような構造では、ツェナー耐圧を一定
にすることが難しいということが本発明者によってあき
らかにされた。
As described above, the conventional Zener diode is formed by stacking different impurity layers on the epitaxial layer 2 by ion implantation or thermal diffusion. However, the inventors have found that with such a structure, it is difficult to maintain a constant Zener breakdown voltage.

すなわち、イオン打ち込みや熱拡散によって不純物層を
形成した場合、各不純物層の不純物プロファイルは、第
10図の横軸を拡散深さ(μm)とし、縦軸を不純物濃
度(c m−’)とするグラフに示されるように、n十
形層11およびp“形層12の不純物プロファイルは傾
きを持つようになる。
In other words, when an impurity layer is formed by ion implantation or thermal diffusion, the impurity profile of each impurity layer is as follows: the horizontal axis in Figure 10 is the diffusion depth (μm), and the vertical axis is the impurity concentration (cm-'). As shown in the graph, the impurity profiles of the n-type layer 11 and the p"-type layer 12 have a slope.

製造にあっては、ツェナーダイオード3の形成工程後に
、トランジスタ4のエミッタ領域が形成されるが、トラ
ンジスタの電流増幅率hF、は、このエミッタ領域形成
のための拡散時間のコントロールにより行われる。この
ため、このエミッタ領域形成時、先に形成されているp
+形層12ではさらに不純物の拡散が拡がる。したがっ
て、エミック拡散終了時点では、第10図のグラフにお
いて点線で示すように、p1形層12の不純物プロファ
イルは変化する。この結果、pn接合点はAからBに変
化するとともに、前記n十形層11の不純物プロファイ
ルに傾きがあることから、pn接合の不純物濃度も変化
し、N、からN、と低濃度になってしまう、したがって
、仕様が変わり、トランジスタの電流増幅率hFEを変
化させた場合、ツェナー耐圧も変化してしまう。
In manufacturing, the emitter region of the transistor 4 is formed after the process of forming the Zener diode 3, and the current amplification factor hF of the transistor is determined by controlling the diffusion time for forming the emitter region. Therefore, when forming this emitter region, the p
In the + type layer 12, the impurity diffusion further spreads. Therefore, at the end of the emic diffusion, the impurity profile of the p1 type layer 12 changes as shown by the dotted line in the graph of FIG. As a result, the pn junction changes from A to B, and since there is a slope in the impurity profile of the n-domain layer 11, the impurity concentration of the pn junction also changes, becoming lower from N to N. Therefore, if the specifications change and the current amplification factor hFE of the transistor is changed, the Zener breakdown voltage will also change.

本発明の目的は、モノリシックに形成されるツェナーダ
イオードのツェナー耐圧を常に一定にできる半導体装置
を提供することにある。
An object of the present invention is to provide a semiconductor device in which the Zener breakdown voltage of a monolithically formed Zener diode can always be kept constant.

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
The above and other objects and novel features of the present invention include:
It will become clear from the description of this specification and the accompanying drawings.

(課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
(Means for Solving the Problems) A brief overview of typical inventions disclosed in this application is as follows.

すなわち、本発明のトランジスタ、ツェナーダイオード
、ダンパーダイオードをモノリシックに形成した半導体
装置は、その製造において、エピタキシャル層の表層部
に選択的にエピタキシャル成長を行って、不純物濃度が
各深さで一定となるn十形層を形成した後、このn4形
層の表層部にn十形層を拡散によって形成することによ
ってツェナーダイオードを形成するとともに、その後に
トランジスタのエミッタ領域等を形成している。
That is, in manufacturing the semiconductor device in which the transistor, Zener diode, and damper diode of the present invention are monolithically formed, epitaxial growth is selectively performed on the surface layer of the epitaxial layer so that the impurity concentration is constant at each depth. After forming the 10-type layer, a Zener diode is formed by forming an n-10 layer on the surface of the n4 layer by diffusion, and then an emitter region of a transistor is formed.

〔作用〕[Effect]

上記した手段によれば、本発明のトランジスタツェナー
ダイオード、ダンパーダイオードをモノリンツクに形成
した半導体装置は、その製造において、選択的にエピタ
キシャル成長によって形成されかつ各深さで不純物濃度
が均一となるn十形層の表層部にn十形層を形成した構
造となっていることから、トランジスタのtft増幅率
り、えを決定するためのエミッタ領域形成時に、p3形
層の拡散が進み、pn接合の位置(深さ)が変化しても
、n十形層では不純物濃度が各深さで一定となっている
ため、ツェナー耐圧は常に一定となる。
According to the above means, the semiconductor device in which the transistor Zener diode and damper diode of the present invention are formed into a monolink can be manufactured by selectively epitaxially growing an n-type semiconductor device in which the impurity concentration is uniform at each depth. Since the structure has an n-type layer formed on the surface layer, when forming the emitter region to determine the TFT amplification factor of the transistor, diffusion of the p3-type layer progresses, and the position of the p-n junction increases. Even if the (depth) changes, the impurity concentration in the n-type layer is constant at each depth, so the Zener breakdown voltage is always constant.

したがって、電流増幅率hytおよびツェナー耐圧のコ
ントロールを共に両立させて高精度に行えることとなる
。また、このことは、トランジスタの幅広い電流増幅率
hrtの対応も可能となり、製造時の処理条件を選択す
ることによって、常に一定のツェナー耐圧を有しかつ所
望の電流増幅率り2、を有する半導体装置を得ることが
できることになる。
Therefore, both the current amplification factor hyt and the Zener breakdown voltage can be controlled with high precision. This also makes it possible to support a wide range of current amplification factors hrt for transistors, and by selecting processing conditions during manufacturing, semiconductors that always have a constant Zener withstand voltage and a desired current amplification factor 2. You will be able to obtain the device.

以下図面を参照して本発明の一実施例について説明する
An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例による半導体装置の要部を示
す模式図、第2図は同じく等価回路図、第3図は同じく
ツェナーダイオードの不純物プロファイルを示すグラフ
、第4図は同じく本発明の半導体装置が使用される回路
例を示す模式的回路図、第5図〜第8図は同じく本発明
の半導体装置の製造各工程における断面図であって、第
5図は選択的にエピタキシャル層が形成された基板の断
面図、第6図はベース領域等p形層が選択的に形成され
た基板の断面図、第7図はp十形層が選択的に形成され
た基板の断面図、第8図はエミッタ領域等n←形層が選
択的に形成された基板の断面図である。
FIG. 1 is a schematic diagram showing the main parts of a semiconductor device according to an embodiment of the present invention, FIG. 2 is an equivalent circuit diagram, FIG. 3 is a graph showing the impurity profile of a Zener diode, and FIG. A schematic circuit diagram showing an example of a circuit in which the semiconductor device of the invention is used, FIGS. FIG. 6 is a cross-sectional view of a substrate on which a p-type layer is selectively formed in the base region, and FIG. 7 is a cross-sectional view of a substrate on which a p-type layer is selectively formed. 8 are cross-sectional views of a substrate on which an n←-type layer such as an emitter region is selectively formed.

この実施例のトランジスタ、ツェナーダイオード、ダン
パーダイオードをモノリシックに形成した半導体装置は
、第2図の等価回路で示されるように、トランジスタ4
のベース(B)とコレクタ(C)間にツェナーダイオー
ド3が組み込まれるとともに、エミッタ(E)とコレク
タ間にダンパーダイオード5が組み込まれ、第1図に示
されるような構造となっている。なお、第1図では、絶
縁膜、配線層、パッシベーション膜等は省略しである。
A semiconductor device in which a transistor, a Zener diode, and a damper diode of this embodiment are monolithically formed has a transistor 4 as shown in the equivalent circuit of FIG.
A Zener diode 3 is installed between the base (B) and collector (C) of the device, and a damper diode 5 is installed between the emitter (E) and collector, resulting in a structure as shown in FIG. Note that in FIG. 1, an insulating film, a wiring layer, a passivation film, etc. are omitted.

この半導体装置30は、第1図に示されるように、n形
のシリコンからなる基板1の主面に設けられたn形から
なるエピタキシャル層2の表層部に、ツェナーダイオー
ド3.トランジスタ4.ダイオード(ダンパーダイオー
ド)5を有し、周囲にn→形のガードリング6を有する
構造となっている。前記エピタキシャル層2の表層部に
はp形層10が複数段けられ、隣り合う一対のp形層1
0間にn十形層11が設けられるとともに、このn+形
層11の表層部にはP1形層12が形成され、これによ
ってツェナーダイオード3が形成されている。また、こ
のツェナーダイオード3の下層のn+形層11および上
層のp+形層12に接触するP形層10(図中左から2
番目のP形層)は、トランジスタ4のベース領域15を
構成する。
As shown in FIG. 1, this semiconductor device 30 includes a Zener diode 3. Transistor 4. It has a structure including a diode (damper diode) 5 and an n-> type guard ring 6 around it. A plurality of p-type layers 10 are provided in the surface layer part of the epitaxial layer 2, and a pair of adjacent p-type layers 1
An n+ type layer 11 is provided between 0 and 0, and a P1 type layer 12 is formed on the surface of this n+ type layer 11, thereby forming a Zener diode 3. In addition, a P-type layer 10 (two from the left in the figure
The third P-type layer) constitutes the base region 15 of the transistor 4.

そして、このベース領域15の表層部中央には、n”形
層からなるエミッタ領域16が形成されている。したが
って、前記エピタキシャル層2および基板1がコレクタ
領域17となり、図示はしないが基板1の下面にコレク
タ電極が設けられることになる。
An emitter region 16 made of an n'' type layer is formed in the center of the surface layer of the base region 15. Therefore, the epitaxial layer 2 and the substrate 1 serve as a collector region 17, and although not shown, the emitter region 16 is made of an n'' type layer. A collector electrode will be provided on the bottom surface.

ダンパーダイオード5は、前記n形のエピタキシャル層
2と、一つのp形層10とによって形成されている。ま
た、このP形層10の表層部には、オーミックコンタク
トのためのp十形層20が形成されている。
The damper diode 5 is formed by the n-type epitaxial layer 2 and one p-type layer 10. Further, a p-type layer 20 for ohmic contact is formed on the surface layer of the p-type layer 10.

ところで、これが本発明の特徴の一つであるが、前記ツ
ェナーダイオード3のn十形層11は選択的に形成され
たエピタキシャル層で構成されている。また、このエピ
タキシャル層は第3図に示されるように、不純物濃度が
NAとその深さ全域に亘って略一定となるように形成さ
れている。この結果、この半導体装置30の製造におい
て、p+形層12を形成した後に再度熱が加わってp十
形7112の拡散フロントがA (DA )からC(D
Incidentally, this is one of the features of the present invention, and the n-type layer 11 of the Zener diode 3 is composed of a selectively formed epitaxial layer. Further, as shown in FIG. 3, this epitaxial layer is formed so that the impurity concentration is substantially constant over the entire NA and its depth. As a result, in manufacturing this semiconductor device 30, heat is applied again after the p+ type layer 12 is formed, and the diffusion front of the p+ type 7112 changes from A (DA) to C (D
.

)と進んでも、前記n十形層11の不純物濃度は、その
深さ方向で均一となっていることから、pn接合での不
純物濃度は常にNAと一定となる。したがって、トラン
ジスタの電流増幅率hFEをコントロールするために、
p十形層12の拡散時間を変化させてもツェナー耐圧は
変化しなくなり、ツェナーダイオードの特性が安定する
), the impurity concentration of the n-type layer 11 is uniform in the depth direction, so the impurity concentration at the pn junction is always constant at NA. Therefore, in order to control the current amplification factor hFE of the transistor,
Even if the diffusion time of the p-type 12 layer 12 is changed, the Zener breakdown voltage does not change, and the characteristics of the Zener diode are stabilized.

つぎに、このような半導体装置30の製造方法について
説明する。
Next, a method for manufacturing such a semiconductor device 30 will be explained.

半導体装置30の製造においては、第5図に示されるよ
うに、主面にエピタキシャル層2を有する基板1が用意
される。この基板1およびエピタキシャル層2は共にn
導電型となっているとともに、不純物濃度は基板lが1
0”cm−”程度、エピタキシャル層2が10”cm−
’程度となっている。また、前記エピタキシャル層2の
厚さは10〜15μm程度で、基板1とエピタキシャル
層2の全体の厚さは、完成品の状態では160μm程度
となり、製造時では350μm程度となっている。なお
、基板とは基板1自体あるいはエピタキシャル層2を有
する基板1を指すものとする。
In manufacturing the semiconductor device 30, as shown in FIG. 5, a substrate 1 having an epitaxial layer 2 on its main surface is prepared. This substrate 1 and epitaxial layer 2 are both n
It has a conductivity type, and the impurity concentration is 1 when the substrate l is
0"cm-", epitaxial layer 2 is about 10"cm-
'It has become about. The thickness of the epitaxial layer 2 is about 10 to 15 μm, and the total thickness of the substrate 1 and epitaxial layer 2 is about 160 μm in the finished product, and about 350 μm when manufactured. Note that the term "substrate" refers to the substrate 1 itself or the substrate 1 having the epitaxial layer 2.

このような基板において、最初に基板の表層部に選択的
にツェナーダイオード形成のためのn+形層11が形成
される。すなわち、基板の主面全域にはSiO□膜等か
らなる絶縁膜21が設けられた後、この絶縁膜21は常
用のホトリソグラフィによって部分的に除去されてパタ
ーニングされる。その後、このパターニングされた絶縁
膜21をマスクとしてエツチングが行われ、エピタキシ
ャルN2の表層部に深さ1μm程度の富みが設けられる
。ついで、この窪みには、窪みを塞ぐようにn十形層1
1がMOCVD (有機金属熱分解法)等のエピタキシ
ャル成長法によって形成される。このエピタキシャル成
長の際、不純物としてたとえば燐(P)が所望濃度入れ
られる結果、不純物濃度が1017c+ff−’程度と
なるn◆形層11が形成されることになる。
In such a substrate, an n+ type layer 11 for forming a Zener diode is first selectively formed on the surface layer of the substrate. That is, after an insulating film 21 made of a SiO□ film or the like is provided over the entire main surface of the substrate, this insulating film 21 is partially removed and patterned by common photolithography. Thereafter, etching is performed using the patterned insulating film 21 as a mask, and a recess with a depth of about 1 μm is provided in the surface layer of the epitaxial layer N2. Next, in this depression, an n-shaped layer 1 is formed so as to close the depression.
1 is formed by an epitaxial growth method such as MOCVD (metal organic pyrolysis). During this epitaxial growth, as an impurity, for example, phosphorus (P) is added at a desired concentration, resulting in the formation of the n♦-type layer 11 having an impurity concentration of about 1017c+ff-'.

つぎに、第6図に示されるように、基板1の主面側には
新たなパターンの絶縁膜22が形成されるとともに、こ
の絶縁膜22をマスクとして所定個所にボロン等の不純
物が打ち込まれかつ熱拡散(アニール)によって複数の
p形層10が形成される。このp形層10は、その深さ
が3pm程度となっている。前記絶縁膜22は、前記絶
縁膜21を除去した後新たに設けた絶縁膜あるいは前記
絶縁膜21上に重ねて設けた絶縁膜をパターニングする
ことによって形成される。これらp形Iw10はトラン
ジスタ40ベース領域15やダンパーダイオード5のP
影領域等となる。また、基板1およびエピタキシャル層
2は、トランジスタ4のコレクタ領域17となる。
Next, as shown in FIG. 6, an insulating film 22 with a new pattern is formed on the main surface side of the substrate 1, and impurities such as boron are implanted into predetermined locations using this insulating film 22 as a mask. A plurality of p-type layers 10 are formed by thermal diffusion (annealing). This p-type layer 10 has a depth of about 3 pm. The insulating film 22 is formed by patterning a newly provided insulating film after removing the insulating film 21 or an insulating film provided overlying the insulating film 21. These p-type Iw10 are connected to the base region 15 of the transistor 40 and the P type of the damper diode 5.
This becomes a shadow area, etc. Further, the substrate 1 and the epitaxial layer 2 become the collector region 17 of the transistor 4.

つぎに、第7図に示されるように、前記同様に基板1の
主面側に絶縁膜23が部分的に形成されるとともに、イ
オン打ち込みおよび熱拡散によってツェナーダイオード
3の上層であるp+形層12およびダンパーダイオード
5のコンタクト用のp+形層20が形成される。このp
+形層12およびp十形層20は、0.6μm程度の深
さに形成される。
Next, as shown in FIG. 7, an insulating film 23 is partially formed on the main surface side of the substrate 1 in the same manner as described above, and a p+ type layer, which is the upper layer of the Zener diode 3, is formed by ion implantation and thermal diffusion. 12 and a p+ type layer 20 for contacting the damper diode 5 are formed. This p
The +-type layer 12 and the p-type layer 20 are formed to a depth of about 0.6 μm.

つぎに、第8図に示されるように、前記同様に基板1の
主面側に絶縁膜24が部分的に形成され、かつイオン打
ち込みおよび熱拡散によって不純物濃度が1019〜1
0t0cm−’程度となるn+◆形層が形成される。こ
のn″形層、ベース領域15の表層部の一部に設けられ
たエミッタ領域16や基板1の表層部周縁に設けられた
ガードリング6を構成する。
Next, as shown in FIG. 8, an insulating film 24 is partially formed on the main surface side of the substrate 1 in the same manner as described above, and the impurity concentration is reduced to 1019 to 1 by ion implantation and thermal diffusion.
An n+♦-shaped layer having a thickness of about 0t0cm-' is formed. This n'' type layer constitutes an emitter region 16 provided on a part of the surface layer of the base region 15 and a guard ring 6 provided on the periphery of the surface layer of the substrate 1.

その後、特に図示はしないが、前記基板1の主面側には
、各素子の電極が設けられるとともに、基板lの下面側
にはコレクタtiが設けられる。
Thereafter, although not particularly illustrated, electrodes for each element are provided on the main surface side of the substrate 1, and a collector ti is provided on the lower surface side of the substrate 1.

なお、前記コレクタ電極の形成に先立って、基板1の下
面はエツチングあるいは研磨されて厚さの訓整が行われ
る。
Note that, prior to forming the collector electrode, the lower surface of the substrate 1 is etched or polished to adjust the thickness.

このようにして、第2図に示されるような等価回路を存
する半導体装ff30が製造される。
In this way, a semiconductor device ff30 having an equivalent circuit as shown in FIG. 2 is manufactured.

このような半導体装置30は、たとえば、第4図に示さ
れるような回路に組み込まれて使用される。この回路は
、発光ダイオード(LED)で構成されるデイスプレー
のドライブ回路であって、半導体装置30のベース(B
)it極にCMO531の出力が抵抗32を介して接続
され、LEDを駆動させる。なお、同図で示す33はグ
ランドである。
Such a semiconductor device 30 is used by being incorporated into a circuit as shown in FIG. 4, for example. This circuit is a display drive circuit composed of light emitting diodes (LEDs), and is a drive circuit for a display made up of light emitting diodes (LEDs).
) The output of the CMO 531 is connected to the it pole via the resistor 32 to drive the LED. Note that 33 shown in the figure is a ground.

このような実施例によれば、つぎのような効果が得られ
る。
According to such an embodiment, the following effects can be obtained.

(1)本発明の半導体装置にあっては、ツェナーダイオ
ードは深さ方向において不純物濃度が均一なエピタキシ
ャル層と、このエピタキシャル層の表層部に設けられた
不純物層とによって形成されていることから、製造時前
記エピタキシャル層の表層部の不純物層がトランジスタ
の電流増幅率hIを決定するための熱拡散時に拡散して
も、ツェナーダイオードのpn接合の不純物濃度は変化
せず常に一定に維持されるという効果が得られる。
(1) In the semiconductor device of the present invention, since the Zener diode is formed of an epitaxial layer with a uniform impurity concentration in the depth direction and an impurity layer provided in the surface layer of this epitaxial layer, Even if the impurity layer in the surface layer of the epitaxial layer during manufacturing is diffused during thermal diffusion to determine the current amplification factor hI of the transistor, the impurity concentration in the pn junction of the Zener diode does not change and is always maintained constant. Effects can be obtained.

(2)上記(1)により、本発明によれば、ツェナー耐
圧の安定した半導体装置を再現性良く製造できるという
効果が得られる。
(2) According to the above (1), according to the present invention, a semiconductor device with stable Zener breakdown voltage can be manufactured with good reproducibility.

(3)上記(1)により、本発明によれば、トランジス
タのエミッタ拡散をコントロールして所望の1!1流増
幅率hFEを有する半導体装置を製造しても、常に一定
のツェナー耐圧を有する半導体装置を得ることができる
という効果が得られる。
(3) According to the above (1), according to the present invention, even if a semiconductor device having a desired 1!1 current amplification factor hFE is manufactured by controlling the emitter diffusion of a transistor, the semiconductor device always has a constant Zener breakdown voltage. The effect is that the device can be obtained.

(4)上記(3)により、本発明によれば、トランジス
タを保護するツェナーダイオードのツェナー耐圧を低下
させることなく、各設計仕様に対応した電流増幅率hF
Eを有する半導体装置を製造することができるという効
果が得られる。
(4) According to the above (3), according to the present invention, the current amplification factor hF corresponding to each design specification can be obtained without reducing the Zener breakdown voltage of the Zener diode that protects the transistor.
The effect is that a semiconductor device having E can be manufactured.

(5)本発明の半導体装置は、トランジスタのベース・
コレクタ間にツェナーダイオードを、エミッタ・コレク
タ間にダンパーダイオードをモノリシックに形成してい
ることから、部品点数の低減が可能となり、かつコンパ
クトとなるという効果が得られる。
(5) The semiconductor device of the present invention has a transistor base
Since the Zener diode is monolithically formed between the collector and the damper diode between the emitter and collector, the number of parts can be reduced and the device can be made compact.

(6)上記(1)〜(5)により、本発明によれば、ト
ランジスタの電流増幅率hytのコントロールのための
処理時間の長短如何に係わらず、一定のツェナー耐圧を
有する半導体装置を再現性良く製造できる。したがって
、本発明によれば、ツェナー耐圧を一定に保ちかつ電流
増幅率hrtがそれぞれ異なる幅広い製品群(グレード
品)を提供できる。
(6) According to the above (1) to (5), according to the present invention, a semiconductor device having a constant Zener breakdown voltage can be reproducibly produced regardless of the length of the processing time for controlling the current amplification factor hyt of the transistor. Can be manufactured well. Therefore, according to the present invention, it is possible to provide a wide range of products (grade products) that maintain a constant Zener breakdown voltage and have different current amplification factors hrt.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、選択的に設け
るエピタキシャル層は、トランジスタのベース領域等と
なる不純物層を形成した後に設けるようにしても前記実
施例同様な効果が得られる。また、前記n十形層をイオ
ン打ち込みと熱拡散で形成し、かつ不純物層の深さを深
くして深さ方向の不純物濃度勾配を平坦化することによ
っても、ツェナー耐圧の変動を低く抑えることもできる
Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. For example, even if the epitaxial layer that is selectively provided is provided after forming the impurity layer that will become the base region of the transistor, the same effect as in the embodiment described above can be obtained. Furthermore, fluctuations in the Zener breakdown voltage can be suppressed by forming the n-doped layer by ion implantation and thermal diffusion, and by increasing the depth of the impurity layer and flattening the impurity concentration gradient in the depth direction. You can also do it.

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である保護ダイオードをモ
ノリシックに組み込んだ半導体装置の製造技術に適用し
た場合について説明したが、それに限定されるものでは
ない。
The above explanation has mainly been about the application of the invention made by the present inventor to the manufacturing technology of semiconductor devices monolithically incorporating protection diodes, which is the background field of application, but the invention is not limited thereto. .

本発明は少なくとも相互に異なる2種類以上の不純物層
を有する半導体デバイスの製造技術に適用できる。
The present invention can be applied to manufacturing techniques for semiconductor devices having at least two or more different types of impurity layers.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.

本発明の半導体装置にあっては、ツェナーダイオードは
エピタキシャル成長によって選択的に形成された不純物
層の表層部に他の導電型の不純物を拡散させて拡散層を
設けることによって形成されるため、前記拡散層の深さ
によってpn接合の不純物濃度は変化しないことから、
ツェナー耐圧は常に一定となる。また、本発明によれば
、ツェナー耐圧を一定とし、かつ電流増幅率の異なる幅
広い製品群をも提供することができる。
In the semiconductor device of the present invention, the Zener diode is formed by providing a diffusion layer by diffusing an impurity of another conductivity type into the surface layer of an impurity layer selectively formed by epitaxial growth. Since the impurity concentration of the pn junction does not change depending on the layer depth,
Zener breakdown voltage is always constant. Further, according to the present invention, it is possible to provide a wide range of products with constant Zener breakdown voltage and different current amplification factors.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の一実施例による半導体装置の要部を示
す模式図、 第2図は同しく等価回路図、 第3図は同じくツェナーダイオードの不純物プロファイ
ルを示すグラフ、 第4図は同しく本発明の半導体装置が使用される回路例
を示す模式的回路図、 第5図は本発明の半導体装置の製造において使用されか
つ既に選択的にエピタキシャル層が形成された基板の断
面図、 第6図は同じくヘース顛域等p形層が選択的に形成され
た基板の断面図、 第7図は同じくP◆形層が選択的に形成された基板の断
面図、 第8図は同じくエミッタ領域等n++形層が選択的に形
成された基板の断面図、 第9図は従来の半導体装置の要部を示す模式的断面図、 第10図は同じくツェナーダイオードの不純物プロファ
イルを示すグラフである。 1・・・基板、2・・・エピタキシャル層、3・・パン
エナーダイオード、4・・・トランジスタ、5・・・ダ
ンパーダイオード、6・・・ガードリング、10・・・
P形層、11・・・n4−形層、12・・・P+形層、
15・・・ベース領域、16・・・エミッタ領域、17
・・・コレクタ領域、20・・・P+形層、21〜23
・・・絶縁膜、30・・・半導体装置、31・・・CM
O5,32・・・抵抗、33・・・第 図 払散うf親御〕 第 図 11−?L1杉1 12.20−7”杉1 1一基板 10−P彰1 2−工し°9キシず1し1 11−7L”形層 12−r杉1
Fig. 1 is a schematic diagram showing the main parts of a semiconductor device according to an embodiment of the present invention, Fig. 2 is an equivalent circuit diagram, Fig. 3 is a graph showing the impurity profile of a Zener diode, and Fig. 4 is the same. FIG. 5 is a schematic circuit diagram showing an example of a circuit in which the semiconductor device of the present invention is used; FIG. Figure 6 is a cross-sectional view of a substrate on which a p-type layer is selectively formed, such as in the Haas area, Figure 7 is a cross-sectional view of a substrate on which a p◆-type layer is selectively formed, and Figure 8 is a cross-sectional view of a substrate on which a p-type layer is selectively formed, such as the emitter area. FIG. 9 is a schematic cross-sectional view showing the main parts of a conventional semiconductor device; FIG. 10 is a graph showing the impurity profile of a Zener diode. . DESCRIPTION OF SYMBOLS 1... Substrate, 2... Epitaxial layer, 3... Pan Ener diode, 4... Transistor, 5... Damper diode, 6... Guard ring, 10...
P type layer, 11...n4- type layer, 12...P+ type layer,
15...Base region, 16...Emitter region, 17
... Collector region, 20 ... P+ type layer, 21 to 23
...Insulating film, 30...Semiconductor device, 31...CM
O5, 32...Resistance, 33...Figure 11-? L1 cedar 1 12.20-7" cedar 1 1-substrate 10-P Akira 1 2-processing degree 9 x 1 shi 1 11-7L" type layer 12-r cedar 1

Claims (1)

【特許請求の範囲】 1、半導体からなる基板主面に少なくともトランジスタ
と、このトランジスタのベースとコレクタ間に組み込ま
れるツェナーダイオードとがモノリシックに形成されて
なる半導体装置であって、前記ツェナーダイオードは前
記基板の主面に選択的に設けられた選択的エピタキシャ
ル層と、この選択的エピタキシャル層の表層部に形成さ
れた不純物層によってpn接合が形成されていることを
特徴とする半導体装置。 2、前記選択的エピタキシャル層の不純物濃度は、各深
さともに均一となっていることを特徴とする特許請求の
範囲第1項記載の半導体装置。
[Claims] 1. A semiconductor device in which at least a transistor and a Zener diode incorporated between the base and collector of the transistor are monolithically formed on the main surface of a substrate made of a semiconductor, the Zener diode being A semiconductor device characterized in that a pn junction is formed by a selective epitaxial layer selectively provided on a main surface of a substrate and an impurity layer formed on a surface layer of the selective epitaxial layer. 2. The semiconductor device according to claim 1, wherein the impurity concentration of the selective epitaxial layer is uniform at each depth.
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