JPH032958A - 多重プロセッサシステムにおけるシリアライズ機能の検証方式 - Google Patents
多重プロセッサシステムにおけるシリアライズ機能の検証方式Info
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- JPH032958A JPH032958A JP1136524A JP13652489A JPH032958A JP H032958 A JPH032958 A JP H032958A JP 1136524 A JP1136524 A JP 1136524A JP 13652489 A JP13652489 A JP 13652489A JP H032958 A JPH032958 A JP H032958A
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は多重プロセッサシステムにおけるシリアライズ
機能の検証方式に関し、 シリアライズ機能の正常性を保証することを目的とし、 共通メモリのデータの一部をそれぞれの内部メモリに転
送してアクセスする多重プロセンサシステムにおいて、
データの読出しならびに書込み処理を１組とするシリア
ライズ命令を実行する間、該データに対する他系からの
アクセスを禁止するシリアライズ機能の正常性を検証す
る多重プロセッサシステムにおけるシリアライズ機能の
検証方式であって、自系の実行状態と他系の実行状態と
を同期せしめる同期化部と、前記同期化完了後衣の実行
開始をランダムに遅延せしめるランダム遅延部と、前記
遅延終了後、該シリアライズ命令を実行して自系に設定
された第１の領域を読取るとともに所定データを書込み
し、続いて他系に設定された第２の領域を読取って他系
によるデータの書込み状態を判別し、未書込みならば第
２の領域を繰り返し読取り判別する命令実行部と、他系
の実行状態を監視し、所定時間経過後も前記判別動作中
であればエラーと判定して通知する検出部と、該内部メ
モリならびに該共通メモリを初期化して前記同期化部よ
り繰り返し実行せしめる繰返し制御部とを備えた検証手
段をそれぞれの系に設け、シリアライズ命令の実行と他
系により実行されたシリアライズ命令の対象領域の読取
りを行う前記命令実行部の実行タイミングを各系間で繰
り返しランダムに制御してシリアライズ機能の正常性を
検証するように構成する。
機能の検証方式に関し、 シリアライズ機能の正常性を保証することを目的とし、 共通メモリのデータの一部をそれぞれの内部メモリに転
送してアクセスする多重プロセンサシステムにおいて、
データの読出しならびに書込み処理を１組とするシリア
ライズ命令を実行する間、該データに対する他系からの
アクセスを禁止するシリアライズ機能の正常性を検証す
る多重プロセッサシステムにおけるシリアライズ機能の
検証方式であって、自系の実行状態と他系の実行状態と
を同期せしめる同期化部と、前記同期化完了後衣の実行
開始をランダムに遅延せしめるランダム遅延部と、前記
遅延終了後、該シリアライズ命令を実行して自系に設定
された第１の領域を読取るとともに所定データを書込み
し、続いて他系に設定された第２の領域を読取って他系
によるデータの書込み状態を判別し、未書込みならば第
２の領域を繰り返し読取り判別する命令実行部と、他系
の実行状態を監視し、所定時間経過後も前記判別動作中
であればエラーと判定して通知する検出部と、該内部メ
モリならびに該共通メモリを初期化して前記同期化部よ
り繰り返し実行せしめる繰返し制御部とを備えた検証手
段をそれぞれの系に設け、シリアライズ命令の実行と他
系により実行されたシリアライズ命令の対象領域の読取
りを行う前記命令実行部の実行タイミングを各系間で繰
り返しランダムに制御してシリアライズ機能の正常性を
検証するように構成する。
本発明は多重プロセンサシステムにおけるシリアライズ
機能の検証方式に関する。
機能の検証方式に関する。
複数のプロセッサ（ＣＰＵ）が共用メモリを使用してマ
ルチ処理するような多重プロセッサシステムでは、処理
の同期化、同一領域の競合制２１１１等にＴＳ命令（Ｔ
ＥＳＴ ａｎｄ ５ＩｉＴ命令、シリアライズ命令の１
種）がよく使用される。
ルチ処理するような多重プロセッサシステムでは、処理
の同期化、同一領域の競合制２１１１等にＴＳ命令（Ｔ
ＥＳＴ ａｎｄ ５ＩｉＴ命令、シリアライズ命令の１
種）がよく使用される。
このＴＳ命令は、フラグの読取り、フラグの判定、判定
結果によるフラグの設定等の一連の処理より構成されて
おり、２メモリサイクルを必要としているため、この命
令を実行している間は他系による同一領域のアクセスを
禁止するシリアライズ機能（ハードウェア）を設けて、
ＴＳ命令による処理を保証している。
結果によるフラグの設定等の一連の処理より構成されて
おり、２メモリサイクルを必要としているため、この命
令を実行している間は他系による同一領域のアクセスを
禁止するシリアライズ機能（ハードウェア）を設けて、
ＴＳ命令による処理を保証している。
このシリアライズ機能の正常性を検証する場合、命令を
種々のタイミングで実行し互いに競合させる必要がある
が、ＣＰＵ間のタイミングの設定ならびにその確認は極
めて困難であるため、従来では一定のタイミングによる
検証のみで正常性を十分に保証するものではなかった。
種々のタイミングで実行し互いに競合させる必要がある
が、ＣＰＵ間のタイミングの設定ならびにその確認は極
めて困難であるため、従来では一定のタイミングによる
検証のみで正常性を十分に保証するものではなかった。
近年、益々多重ＣＰＵシステムが普及しており、シリア
ライズ機能の正常性をより完全に保証することが求めら
れている。
ライズ機能の正常性をより完全に保証することが求めら
れている。
第５図は多重ｃｐｕシステム例を表す図である。
以下、検証対象の多重ｃｐｕシステム例を説明しておく
。
。
第５図は、ＣＰＵ ｌａ、ｌｂがそれぞれメモリ制御部
ＭＣＩＪ ６ａ、 ６ｂを介して共通メモリ７をアクセ
スする２重系システムを表したもので、ＣＰＵ ｌａ、
ｌｂはそれぞれ命令を実行するｌ−１ｌＮＩＴ ２ａ、
２ｂならびに５−ＵＮＩＴ ３ａ、３ｂ等より構成され
ている。
ＭＣＩＪ ６ａ、 ６ｂを介して共通メモリ７をアクセ
スする２重系システムを表したもので、ＣＰＵ ｌａ、
ｌｂはそれぞれ命令を実行するｌ−１ｌＮＩＴ ２ａ、
２ｂならびに５−ＵＮＩＴ ３ａ、３ｂ等より構成され
ている。
この５−ＬＩＮＩＴ ３ａ（以下ＣＰＵ ｌａ側で説明
）はキャシュメモリシステムを構成するもので、共通メ
モリ７のデータの一部を転送する内部メモリＬＢＳ ５
ａを備え、ｌ−１ｌＮＩＴ、２ａより要求されたデータ
が１．ＩＩｓ ５ａに存在していればＬＢＳ ５ａをア
クセスし、存在していなければ共通メモリ７を直接アク
セスし且つＬｌｌＳ ５ａに格納する。
）はキャシュメモリシステムを構成するもので、共通メ
モリ７のデータの一部を転送する内部メモリＬＢＳ ５
ａを備え、ｌ−１ｌＮＩＴ、２ａより要求されたデータ
が１．ＩＩｓ ５ａに存在していればＬＢＳ ５ａをア
クセスし、存在していなければ共通メモリ７を直接アク
セスし且つＬｌｌＳ ５ａに格納する。
なお、ＬＢＳ ５ａと共通メモリ７との間で生じるデー
タの不一致を防止するため、データを更新する場合は、
ＣＰＵ ｌｂ側に該当アドレスの無効化が通知される。
タの不一致を防止するため、データを更新する場合は、
ＣＰＵ ｌｂ側に該当アドレスの無効化が通知される。
以上の構成において、例えば、ある領域を専有してデー
タの更新を行うような場合、ＴＳ命令を使用して共通の
フラグ（領域Ａ）をオンにして他系に通知する。
タの更新を行うような場合、ＴＳ命令を使用して共通の
フラグ（領域Ａ）をオンにして他系に通知する。
このＴＳ命令により、領域への読取り、フラグの判定な
らびにそれに基づくコンデイションコードの設定、フラ
グオフの場合はフラグオン、という一連の処理が実行さ
れる。
らびにそれに基づくコンデイションコードの設定、フラ
グオフの場合はフラグオン、という一連の処理が実行さ
れる。
この間、他系が例えばＴＳ命令等で領域Ａをアクセスす
ると、どちらの系も専有するような場合が生じて競合制
御が保証できなくなる。
ると、どちらの系も専有するような場合が生じて競合制
御が保証できなくなる。
このため、ＴＳ命令が実行される際、ハードウェア機構
によってシリアライズ処理が行われる。
によってシリアライズ処理が行われる。
まず、ＣＰＵ ｌａでＴＳ命令が解読されると、シリア
ライズ要求力＜ＭＣＵ ６ａに送出され、ＭＣＬＩ ６
ａは、領域Ａ（７）７ドレスとともニ５ＥＲＩＡＬＩＺ
Ｅ ＩＮ信号をＣＰＵ ｌｂに送出する。
ライズ要求力＜ＭＣＵ ６ａに送出され、ＭＣＬＩ ６
ａは、領域Ａ（７）７ドレスとともニ５ＥＲＩＡＬＩＺ
Ｅ ＩＮ信号をＣＰＵ ｌｂに送出する。
これにより、ＣＰｔ１ ｌｂでは、無効化データを格納
するＢＩ ５ＴＡＣに４ｂに領域Ａのアドレスをスタッ
クするとともに、シリアライズ対称の命令、例えばＴＳ
命令、Ｃ３命令等による領域へへのアクセスを抑止する
。
するＢＩ ５ＴＡＣに４ｂに領域Ａのアドレスをスタッ
クするとともに、シリアライズ対称の命令、例えばＴＳ
命令、Ｃ３命令等による領域へへのアクセスを抑止する
。
ＴＳ命令が実行されて共通メモリ７のフラグが更新され
ると、ＭＣＵ ６ａより５ＥＲＩＡＬＩＺＥ ０ｔｌＴ
信号が出力され、ｃｐｕ ｔｂでは、８１５ＴＡＣＫ
４ｂの内容に基づき、ＬＢＳ ５ｂの該当データを無効
化して抑＋ｌした命令の実行を開始する。
ると、ＭＣＵ ６ａより５ＥＲＩＡＬＩＺＥ ０ｔｌＴ
信号が出力され、ｃｐｕ ｔｂでは、８１５ＴＡＣＫ
４ｂの内容に基づき、ＬＢＳ ５ｂの該当データを無効
化して抑＋ｌした命令の実行を開始する。
この際、ＬＢＳ ５ｂの該当アドレスが無効化されてい
るため、共通メモリ７をアクセスすることになり、更新
後のフラグ状態を読取ることができる。
るため、共通メモリ７をアクセスすることになり、更新
後のフラグ状態を読取ることができる。
以上のシリアライズ機能を検証する場合、一方のＴＳ命
令の実行と他方の読取りとを競合させ、その競合のタイ
ミングと読取ったフラグ状態により、命令の実行がシリ
アライズされたが否かを検証すればよいが、正常性を保
証するためには種々のタイミングで検証する必要がある
。
令の実行と他方の読取りとを競合させ、その競合のタイ
ミングと読取ったフラグ状態により、命令の実行がシリ
アライズされたが否かを検証すればよいが、正常性を保
証するためには種々のタイミングで検証する必要がある
。
しかし、多重ＣＰｕをそれぞれ理論通りのタイミングで
走行させることは極めて困難であり、またそのタイミン
グの確認を得ることもまた困難であるため、従来ではあ
る一定のタイミングでしか検証できなかった。
走行させることは極めて困難であり、またそのタイミン
グの確認を得ることもまた困難であるため、従来ではあ
る一定のタイミングでしか検証できなかった。
このため、シリアライズ機能の正常性を完全には保証す
るものではないという課題があった。
るものではないという課題があった。
本発明は、上記課題に鑑み、シリアライズ機能の正常性
を保証する多重プロセッサシステムにおけるシリアライ
ズ機能の検証方式を提供することを目的とする。
を保証する多重プロセッサシステムにおけるシリアライ
ズ機能の検証方式を提供することを目的とする。
上記目的を達成するため、本発明の多重プロセッサシス
テムにおけるシリアライズ機能の検証方式は、第１図本
発明の原理図ならびに第２図実施例のブロック図に示す
ように、 自系の実行状態と他系の実行状態とを同期せしめる同期
化部（１０）と、 前記同期化完了後次の実行開始をランダムに遅延せしめ
るランダム遅延部（１１）と、前記遅延終了後、該シリ
アライズ命令を実行して自系に設定された第１の領域を
読取るとともに所定データを書込みし、続いて他系に設
定された第２の領域を読取って他系による該データの書
込み状態を判別し、未書込みならば第２の領域を繰り返
し読取り判別する命令実行部（１２）と、他系の実行状
態を監視し、所定時間経過後も前記判別動作中であれば
エラーと判定して通知する検出部（１３）と、 該内部メモリならびに該共通メモリを初期化して前記同
期化部より繰り返し実行せしめる繰返し制御部（１４）
とを備えた検証手段（８）をそれぞれの系に設ける。
テムにおけるシリアライズ機能の検証方式は、第１図本
発明の原理図ならびに第２図実施例のブロック図に示す
ように、 自系の実行状態と他系の実行状態とを同期せしめる同期
化部（１０）と、 前記同期化完了後次の実行開始をランダムに遅延せしめ
るランダム遅延部（１１）と、前記遅延終了後、該シリ
アライズ命令を実行して自系に設定された第１の領域を
読取るとともに所定データを書込みし、続いて他系に設
定された第２の領域を読取って他系による該データの書
込み状態を判別し、未書込みならば第２の領域を繰り返
し読取り判別する命令実行部（１２）と、他系の実行状
態を監視し、所定時間経過後も前記判別動作中であれば
エラーと判定して通知する検出部（１３）と、 該内部メモリならびに該共通メモリを初期化して前記同
期化部より繰り返し実行せしめる繰返し制御部（１４）
とを備えた検証手段（８）をそれぞれの系に設ける。
同期化部１０で互いに検証手段８における走行状態の同
期をとった後、ランダム遅延部１１により、次のステッ
プ（命令実行部１２）の実行開始をランダムに遅延させ
る。
期をとった後、ランダム遅延部１１により、次のステッ
プ（命令実行部１２）の実行開始をランダムに遅延させ
る。
命令実行部１２が実行されると、まず自系に設定された
第１の領域をシリアライズ命令を用いて読込むとともに
所定データを書込みしく以下フラグオン）、続い°ζ第
２の領域を読取って他系によりフラグオンとなったか否
かを判別する。
第１の領域をシリアライズ命令を用いて読込むとともに
所定データを書込みしく以下フラグオン）、続い°ζ第
２の領域を読取って他系によりフラグオンとなったか否
かを判別する。
この際、フラグオフであれば、第２の領域を読取り判別
する動作をフラグオンが確認されるまで繰り返す。
する動作をフラグオンが確認されるまで繰り返す。
これにより、他系のシリアライズ命令の実行と自系の対
象領域の読取りとが競合している場合、シリアライズ機
能が正常であれば、読取りが抑止され且つフラグオンに
より内部メモリが無効化されるため、シリアライズ命令
実行後に共通メモリを読取ることになり、フラグオンが
確認できる。
象領域の読取りとが競合している場合、シリアライズ機
能が正常であれば、読取りが抑止され且つフラグオンに
より内部メモリが無効化されるため、シリアライズ命令
実行後に共通メモリを読取ることになり、フラグオンが
確認できる。
また、正常でない場合、フラグオフのタイミングで読取
ると、このフラグオフが内部メモリに格納されて以後筒
２の領域をアクセスしても内部メモリから読取られて常
にフラグオフとなり、ループすることになる。
ると、このフラグオフが内部メモリに格納されて以後筒
２の領域をアクセスしても内部メモリから読取られて常
にフラグオフとなり、ループすることになる。
フラグオンが判別されると命令実行部１２の動作が終了
し、検出部１３によって他系の走行状態が監視され、所
定時間経過後も他系が判別動作中であればエラーとして
通知する。
し、検出部１３によって他系の走行状態が監視され、所
定時間経過後も他系が判別動作中であればエラーとして
通知する。
両系とも正常であれば、繰返し制御部１４は、内部メモ
リならびに共通メモリを初期化した後、検証手段８の先
頭に制′４ｆｆｌを移す。
リならびに共通メモリを初期化した後、検証手段８の先
頭に制′４ｆｆｌを移す。
以」二のごとく、互いにシリアライズ命令を発行し、他
系のフラグ設定状態を読取る命令実行部１２を設け、こ
の命令実行部１２の実行タイミングをう・ンダム遅延部
１１により繰り返しごとに変えるため、多数回実行ずれ
ばあらゆる組合せのタイミングで検証することができる
。
系のフラグ設定状態を読取る命令実行部１２を設け、こ
の命令実行部１２の実行タイミングをう・ンダム遅延部
１１により繰り返しごとに変えるため、多数回実行ずれ
ばあらゆる組合せのタイミングで検証することができる
。
〔実施例］
本発明の実施例を図を用いて詳細に説明する。
第２図は実施例のブロック図、第３図は実施例の検証動
作フローチャート図、第４図は同期化・ランダム遅延動
作フローチャート図である。
作フローチャート図、第４図は同期化・ランダム遅延動
作フローチャート図である。
第２図は２重系の場合を示したもので、図中、８は本発
明の検証手段で、プログラムより構成され、検証時には
各ＣＰＵにロードされて実行されるもの、 ９ａ、９ｂはクロックカウンタで、複数ビットで構成さ
れ、自系ＣＰＵのクロックを循環して計数するもの、 ７は共通メモリで、検証に使用する領域が設定されてい
るものである。
明の検証手段で、プログラムより構成され、検証時には
各ＣＰＵにロードされて実行されるもの、 ９ａ、９ｂはクロックカウンタで、複数ビットで構成さ
れ、自系ＣＰＵのクロックを循環して計数するもの、 ７は共通メモリで、検証に使用する領域が設定されてい
るものである。
検証手段８は、第１図に示すように、同期化部１０、ラ
ンダム遅延部１１、命令実行部１２、検出部１３ならび
に繰返し制ｆａｌ１部１４より構成されており、それぞ
れ異なるタイミングで、例えばＩＭ回実行されて、エラ
ーが検出されず終了すれば正常と判定する。
ンダム遅延部１１、命令実行部１２、検出部１３ならび
に繰返し制ｆａｌ１部１４より構成されており、それぞ
れ異なるタイミングで、例えばＩＭ回実行されて、エラ
ーが検出されず終了すれば正常と判定する。
第３図は検出手段８の動作を示したもので、第１図と異
なる点は、次のとおりである。
なる点は、次のとおりである。
■ 同期化部１０にタイマ１５（検出部１３に対応）を
設け、同期化に要する時間がタイムオーバのときエラー
と判定し通知する。
設け、同期化に要する時間がタイムオーバのときエラー
と判定し通知する。
■ 命令実行部１２に他系の走行状態を監視する手段を
設け、相互の走行間隔に応じた命令実行部１２を設ける
。
設け、相互の走行間隔に応じた命令実行部１２を設ける
。
以下検出手段８の動作を第３図、第４図を参照しつつ説
明する。
明する。
なお、内部メモリＬＢＳ ５ａ、５ｂは初期化処理にお
いて、検証手段８に使用する領域以外のデータでフルに
しており、特に説明しない限り、共通メモリ７が直接ア
クセスされる。
いて、検証手段８に使用する領域以外のデータでフルに
しており、特に説明しない限り、共通メモリ７が直接ア
クセスされる。
（＋） 検証手段８を他系（ＣＰｔｌ ｌｂとする）
より先に開始したＣＰＵ ｌａは、ステップ■において
、１．０ＣＫ＝０（ＬＯＣＫは共通メモリ７上の所定番
地、他も同様）であるから、分岐■を実行し、ステップ
■でＩ、ＯＣＲを“ＦＦ“にセットする。
より先に開始したＣＰＵ ｌａは、ステップ■において
、１．０ＣＫ＝０（ＬＯＣＫは共通メモリ７上の所定番
地、他も同様）であるから、分岐■を実行し、ステップ
■でＩ、ＯＣＲを“ＦＦ“にセットする。
このため、遅れて同期化部１０を実行するＣＰＵ ｌｂ
は、ステップ■でＬＯＣＫ−ＦＦであるから分岐■を実
行する。
は、ステップ■でＬＯＣＫ−ＦＦであるから分岐■を実
行する。
同ル１化は、第４図に示すように、先に実行開始したｃ
ｐｕが分岐■を実行し、遅れて実行するｃｐｕは分岐■
を実行する。
ｐｕが分岐■を実行し、遅れて実行するｃｐｕは分岐■
を実行する。
ここで、それぞれＺｌ、Ｚ２に”■”をセットし、他系
のセット状態を監視してセントされるまで待機する。
のセット状態を監視してセントされるまで待機する。
これにより、ＣＰＵ ｌａ、 ＣＰＵ ｌｂは同期して
次のステップへ進む。
次のステップへ進む。
（２） ランダム遅延
ＣＰＵ ｌａ、ｌｂはそれぞれクロックカウンタ９ａ、
９ｂを読取り、その値だけ所定命令を実行した後、次の
ステップに移る。
９ｂを読取り、その値だけ所定命令を実行した後、次の
ステップに移る。
これにより、クロックカウンタ値の差に相当する間隔で
次のステップが開始される。
次のステップが開始される。
（３）命令の実行
ＣＰＵ ｌａは、ステップ■でＬＯＣＫを”０”にセッ
トし、ＣＰＬＩ ｌｂは、ステップ［相］でＬＯＣＫ２
を”０”にセットし、ステップ■、■で互いに相手の走
行状態を監視する。ステップ■がステップ■より早く実
行された場合、即ちＣＰＬＩ ｌａ側の走行が早い場合
、ステップ■では必ずＬＯ（Ｊ＝ＦＦ ’ｉｌ’あるか
ら、ＣＰＵ ｌｂは分岐■を実行し、ＣＰＵ ｌａは、
ＬＯＣＫ２が“ＦＦ”にセットされるタイミングにより
、分岐■または分岐■を実行する。
トし、ＣＰＬＩ ｌｂは、ステップ［相］でＬＯＣＫ２
を”０”にセットし、ステップ■、■で互いに相手の走
行状態を監視する。ステップ■がステップ■より早く実
行された場合、即ちＣＰＬＩ ｌａ側の走行が早い場合
、ステップ■では必ずＬＯ（Ｊ＝ＦＦ ’ｉｌ’あるか
ら、ＣＰＵ ｌｂは分岐■を実行し、ＣＰＵ ｌａは、
ＬＯＣＫ２が“ＦＦ”にセットされるタイミングにより
、分岐■または分岐■を実行する。
同様に、ＣＰＩＩ ｌｂの方が走行が早い場合は、ＣＰ
Ｉｌｌａは分岐■を実行し、ＣＰＵ ｌｂはＬＯ（Ｊが
”０”にセットされるタイミングによって分岐Ｖまたは
分岐■を実行する。
Ｉｌｌａは分岐■を実行し、ＣＰＵ ｌｂはＬＯ（Ｊが
”０”にセットされるタイミングによって分岐Ｖまたは
分岐■を実行する。
いま、図示太線で示したように、ＣＰＵ ｌａが分岐■
を、ｃｐｕ ｔｂが分岐Ｖを実行する場合を説明する。
を、ｃｐｕ ｔｂが分岐Ｖを実行する場合を説明する。
ＣＰＵ ｌａは、ステップ■でＴＳ命令を発行してＡ２
をフラグオン、即ち純番地に“ＦＦ”をセラ１〜し、続
くステップ■でＢ２を読取り判別して、”０”（通常”
０”）であればステップ■に進み旧を読取る。
をフラグオン、即ち純番地に“ＦＦ”をセラ１〜し、続
くステップ■でＢ２を読取り判別して、”０”（通常”
０”）であればステップ■に進み旧を読取る。
ここで８１が“ＦＩ”“であれば次のステップ■へ進み
、０″ ならばステップ■に戻る。
、０″ ならばステップ■に戻る。
一方、遅れて分岐■を実行するＣＰＵ ｌｂは、ステッ
プ＠でＴＳ命令を発行してＢ１に“ＦＦ“をセットし、
ステップ■でＡＩを読取る。Ａ１は通常”０”であるか
ら、ステップ［相］でＡ２を読取り判別し、０”ならば
ステップ［相］に戻り、“ＦＦ“ならば次のステップ■
に進む。
プ＠でＴＳ命令を発行してＢ１に“ＦＦ“をセットし、
ステップ■でＡＩを読取る。Ａ１は通常”０”であるか
ら、ステップ［相］でＡ２を読取り判別し、０”ならば
ステップ［相］に戻り、“ＦＦ“ならば次のステップ■
に進む。
以上の動作において、ＣＰＵ ｌｈの走行が遅いから、
ステップ＠のＴＳ命令実行中に、ＣＰＵ ｌａによる旧
の読取りが競合する可能性が発生する。
ステップ＠のＴＳ命令実行中に、ＣＰＵ ｌａによる旧
の読取りが競合する可能性が発生する。
このとき、ＣＰＵ ｌａは、Ｂ１が１０″のタイミング
で読取りＬｒ１Ｓ ５ａに格納するため、シリアライズ
が機能しないと、次の読取りが抑止されず且つ無効化さ
れないため、旧はＬＢＳ ５ａより繰り返し読取られる
ことになり、ステップ■とステップ■との間をループす
ることになる。
で読取りＬｒ１Ｓ ５ａに格納するため、シリアライズ
が機能しないと、次の読取りが抑止されず且つ無効化さ
れないため、旧はＬＢＳ ５ａより繰り返し読取られる
ことになり、ステップ■とステップ■との間をループす
ることになる。
また、ステップ■が終了しても抑止が解除されないと、
ＣＰｔ１ ｌｂはステップ＠とステップ■との間でルー
プすることになる。
ＣＰｔ１ ｌｂはステップ＠とステップ■との間でルー
プすることになる。
しかし、この２つのループ現象が同時に起こる確率は極
めて少ないから、いずれか一方がループを抜は出して次
のステップへ進む。
めて少ないから、いずれか一方がループを抜は出して次
のステップへ進む。
（４）繰り返し制御
ステップ■はＬＢＳ ５ａ、５ｂを検証手段８で使用す
るデータを除いてＦＵＬＬにするもので、次の繰り返し
検証で共通メモリ７を直接アクセスさせるための手段で
ある。
るデータを除いてＦＵＬＬにするもので、次の繰り返し
検証で共通メモリ７を直接アクセスさせるための手段で
ある。
この処理を実行した後、“ＦＦ“にセットした番地をク
リアして、検証手段８の先頭に戻り、同期化を実行する
。
リアして、検証手段８の先頭に戻り、同期化を実行する
。
（５）検出
一方が命令実行部１２でループすると、所定時間経過後
も同期化が達成できず、先に同期化部１０を実行したＣ
Ｐｕは、分岐■を実行してＺ２が＃１″にセットされる
まで待機する。
も同期化が達成できず、先に同期化部１０を実行したＣ
Ｐｕは、分岐■を実行してＺ２が＃１″にセットされる
まで待機する。
この待機時間がタイマ１５で計測され所定時間経過後も
セットされなければエラーと判定して通知する。
セットされなければエラーと判定して通知する。
ＣＰＵ ｌａが分岐■を実行し、ＣＰＵ ｌｂが分岐■
を実行する場合、ステップ＠とステップ［相］とが衝突
し、シリアライズが機能しないときは、ＣＰＵ ｌａは
ステップ［相］とステップＯとの間でループし、また抑
止が解除されないと、ＣＰＵ ｌｂはステップ■とステ
ップ０との間でループする。
を実行する場合、ステップ＠とステップ［相］とが衝突
し、シリアライズが機能しないときは、ＣＰＵ ｌａは
ステップ［相］とステップＯとの間でループし、また抑
止が解除されないと、ＣＰＵ ｌｂはステップ■とステ
ップ０との間でループする。
なお、ＣＰＵ ｌｂがＣＰＩＩ ｌｂよりタイミングが
早い場合も同様であるので、説明は省略する。
早い場合も同様であるので、説明は省略する。
以上の動作で両系ともループしなければ、再び検証手段
８の先頭より実行させることができ、例えば１Ｍ回繰り
返し実行することにより種々のタイミングにおけるシリ
アライズ機能が検証できる。
８の先頭より実行させることができ、例えば１Ｍ回繰り
返し実行することにより種々のタイミングにおけるシリ
アライズ機能が検証できる。
以上説明したように、本発明は、互いにシリアライズ命
令を発行し他系のシリアライズ命令によるフラグ状態を
判別する命令実行部を設け、その実行タイミングをラン
ダムに制御するシリアライズ機能の検証方式を堤供する
もので、繰り返し検証することによりあらゆる組合せの
タイミングで検証できるため、シリアライズ機能の正常
性を使用上略完全に保証できる効果がある。
令を発行し他系のシリアライズ命令によるフラグ状態を
判別する命令実行部を設け、その実行タイミングをラン
ダムに制御するシリアライズ機能の検証方式を堤供する
もので、繰り返し検証することによりあらゆる組合せの
タイミングで検証できるため、シリアライズ機能の正常
性を使用上略完全に保証できる効果がある。
第１図は本発明の原理図、第２図は実施例のブロック図
、第３図は実施例の検証動作フローチャート図、第４図
は同期化・ランダム遅延動作フローチャート図、第５図
は多重ＣＰｕシステム例を表す図である。図中、ｌａ、
ｌｂはプロセッサＣＰＵ 、２ａ。 ２ｂはＩ−ＩＪＮＩＴ、３ａ、３ｂは５−ＵＮＩＴ、
４ａ、４ｂはＢＩ ５ＴＡＣＫ％ ５ａ、５ｂは内部メ
モリＬＢＳ 、 ６ａ、６ｂはメモリ制御部ＭＣＩ 、
７は共通メモリ、８は検証手段、９ａ、９ｂはクロック
カウンタ、１０は同期化部、１１はランダム遅延部、１
２は命令実行部、１３は検出部、１４は繰返し制御部、
１５紳−≧はタイマである。 実施例のブロック図 第２図 ＣＰＩＩ ｌａ （検証手段） ＣＰυｌｂ（検証手段） 本発明の原理図 第１図 区四 多重ＣＰｕシステム例を表す図 第５図
、第３図は実施例の検証動作フローチャート図、第４図
は同期化・ランダム遅延動作フローチャート図、第５図
は多重ＣＰｕシステム例を表す図である。図中、ｌａ、
ｌｂはプロセッサＣＰＵ 、２ａ。 ２ｂはＩ−ＩＪＮＩＴ、３ａ、３ｂは５−ＵＮＩＴ、
４ａ、４ｂはＢＩ ５ＴＡＣＫ％ ５ａ、５ｂは内部メ
モリＬＢＳ 、 ６ａ、６ｂはメモリ制御部ＭＣＩ 、
７は共通メモリ、８は検証手段、９ａ、９ｂはクロック
カウンタ、１０は同期化部、１１はランダム遅延部、１
２は命令実行部、１３は検出部、１４は繰返し制御部、
１５紳−≧はタイマである。 実施例のブロック図 第２図 ＣＰＩＩ ｌａ （検証手段） ＣＰυｌｂ（検証手段） 本発明の原理図 第１図 区四 多重ＣＰｕシステム例を表す図 第５図
Claims (1)
- 【特許請求の範囲】 共通メモリのデータの一部をそれぞれの内部メモリに転
送してアクセスする多重プロセッサシステムにおいて、
データの読出しならびに書込み処理を１組とするシリア
ライズ命令を実行する間、該データに対する他系からの
アクセスを禁止するシリアライズ機能の正常性を検証す
る多重プロセッサシステムにおけるシリアライズ機能の
検証方式であって、 自系の実行状態と他系の実行状態とを同期せしめる同期
化部（１０）と、 前記同期化完了後次の実行開始をランダムに遅延せしめ
るランダム遅延部（１１）と、 前記遅延終了後、該シリアライズ命令を実行して自系に
設定された第１の領域を読取るとともに所定データを書
込みし、続いて他系に設定された第２の領域を読取って
他系によるデータの書込み状態を判別し、未書込みなら
ば第２の領域を繰り返し読取り判別する命令実行部（１
２）と、他系の実行状態を監視し、所定時間経過後も前
記判別動作中であればエラーと判定して通知する検出部
（１３）と、 該内部メモリならびに該共通メモリを初期化して前記同
期化部（１０）より繰り返し実行せしめる繰返し制御部
（１４）と を備えた検証手段（８）をそれぞれの系に設け、シリア
ライズ命令の実行と他系により実行されたシリアライズ
命令の対象領域の読取りを行う前記命令実行部（１２）
の実行タイミングを各系間で繰り返しランダムに制御し
てシリアライズ機能の正常性を検証することを特徴とす
る多重プロセッサシステムにおけるシリアライズ機能の
検証方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136524A JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
| US07/530,327 US5210861A (en) | 1989-05-30 | 1990-05-30 | Method for verifying a serializing function in a system including processors and a test system including processors for verifying the serializing function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136524A JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH032958A true JPH032958A (ja) | 1991-01-09 |
| JP2519798B2 JP2519798B2 (ja) | 1996-07-31 |
Family
ID=15177195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136524A Expired - Fee Related JP2519798B2 (ja) | 1989-05-30 | 1989-05-30 | 多重プロセッサシステムにおけるシリアライズ機能の検証方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5210861A (ja) |
| JP (1) | JP2519798B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021021134A (ja) * | 2019-07-30 | 2021-02-18 | 東邦チタニウム株式会社 | 溶融塩電解槽、溶融塩固化層の形成方法、金属の製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101410B2 (ja) * | 1990-01-17 | 1995-11-01 | インターナショナル、ビジネス、マシーンズ、コーポレーション | データ処理ネットワークにおいて逐次化手段の試験のため命令流の実行を同期させる方法 |
| FR2678400B1 (fr) * | 1991-06-27 | 1995-08-04 | Texas Instruments France | Processeur de protocole destine a l'execution d'un ensemble d'instructions en un nombre reduit d'operation. |
| JP2781092B2 (ja) * | 1991-11-06 | 1998-07-30 | 富士通株式会社 | システム間排他制御方式 |
| US5761739A (en) * | 1993-06-08 | 1998-06-02 | International Business Machines Corporation | Methods and systems for creating a storage dump within a coupling facility of a multisystem enviroment |
| TW353732B (en) * | 1994-03-31 | 1999-03-01 | Ibm | Processing system and method of operation |
| JPH08263463A (ja) * | 1995-03-20 | 1996-10-11 | Fujitsu Ltd | プロセッサ初期診断装置及びその方法 |
| KR0174604B1 (ko) * | 1995-07-24 | 1999-04-01 | 김광호 | 전자식 교환기에서 프로세서 상태확인 분산처리방법 |
| US5928334A (en) * | 1997-03-28 | 1999-07-27 | International Business Machines Corporation | Hardware verification tool for multiprocessors |
| US6128705A (en) * | 1998-01-07 | 2000-10-03 | International Business Machines Corporation | Method and apparatus for executing multiply-initiated, multiply-sourced variable delay system bus operations |
| US7013305B2 (en) | 2001-10-01 | 2006-03-14 | International Business Machines Corporation | Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange |
| KR100324275B1 (ko) * | 1999-07-14 | 2002-02-25 | 서평원 | 이중화된 프로세서의 이중화 상태 제어 방법 |
| US7065674B2 (en) * | 2002-08-01 | 2006-06-20 | Microsoft Corporation | Computer system fault recovery using distributed fault-recovery information |
| US7398515B2 (en) * | 2003-07-16 | 2008-07-08 | International Business Machines Corporation | Buckets of commands in a multiprocessor-based verification environment |
| US8620994B2 (en) * | 2006-02-23 | 2013-12-31 | Qualcomm Incorporated | System and method for scheduling content updates in a content-based application |
| US8819345B2 (en) * | 2012-02-17 | 2014-08-26 | Nokia Corporation | Method, apparatus, and computer program product for inter-core communication in multi-core processors |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4063220A (en) * | 1975-03-31 | 1977-12-13 | Xerox Corporation | Multipoint data communication system with collision detection |
| JPH0731662B2 (ja) * | 1986-07-15 | 1995-04-10 | 富士通株式会社 | マルチプロセッサシステム |
-
1989
- 1989-05-30 JP JP1136524A patent/JP2519798B2/ja not_active Expired - Fee Related
-
1990
- 1990-05-30 US US07/530,327 patent/US5210861A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021021134A (ja) * | 2019-07-30 | 2021-02-18 | 東邦チタニウム株式会社 | 溶融塩電解槽、溶融塩固化層の形成方法、金属の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5210861A (en) | 1993-05-11 |
| JP2519798B2 (ja) | 1996-07-31 |
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|---|---|---|---|
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