JPH0353657B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はキヤツシユ（cache）を用いたデータ
処理装置の動作におけるメモリアクセス管理の向
上を図つたデータ処理装置に関する。

本発明のデータ処理装置は、中央プロセツサ
（中央演算装置）、メモリ制御装置により制御され
る主メモリ（主記憶装置）及び複数の周辺装置プ
ロセツサ（peripheral processor）（例えば端末
装置、プリンタ、通信装置及びその他類似の装置
の動作を処理するもの）を有する。データ処理装
置にはさらにキヤツシユメモリが設けられる。キ
ヤツシユは中央プロセツサに対してローカルに設
けられる高速メモリであり、主メモリ内容の時間
変化サブセツト（time−varying subset）を包
含する。

キヤツシユは中央プロセツサのメモリ動作に関
係する平均メモリアクセス時間を相当に減少させ
ることができ、その理由としては非常に高速度の
メモリ読出が高速キヤツシユを用いることにより
満足されることができるからである。メモリ読出
試行の低下に関し、主メモリから要求したデータ
を中央プロセツサに持つて来るためには中央プロ
セツサの動作を中断することが必要である。ここ
に述べるデータ処理装置においては、キヤツシユ
は中央プロセツサにより直接に読出され、そして
キヤツシユミス（cache miss）又は中央プロセ
ツサの主メモリ書込動作に応答するキヤツシユ書
込回路により書込まれる。周辺装置プロセツサは
メモリ制御装置を通して主メモリから読出す及び
主メモリへ書込むがキヤツシユへの読出又は書込
は行なわず、キヤツシユは中央プロセツサの動作
のために専用される。

この形式のデータ処理装置には、とりわけ３つ
の問題点がそのようなキヤツシユの動作状態にお
いて生じ、それらの問題の全てがデータ処理装置
の動作速度を低下させる。

第１の問題点としては、周辺装置プロセツサが
キヤツシユへ書込みをしないのにも拘らず周辺装
置のプロセツサが主メモリにおける或るロケーシ
ヨンへ書込むと、該当する主メモリロケーシヨン
の内容がキヤツシユへ移されているかどうか見出
するためにキヤツシユを検査する必要があり、も
しそうであれば、キヤツシユエントリを無効化
（invalidate）する必要がある（「無効（invalid）」
を示す状態に有効（valid）・無効ビツトをセツト
することにより行う）、その理由としては、エン
トリはもはや主メモリ内容に正確に対応しないか
らである。このことは、特定の時間において、キ
ヤツシユ読出試行動作と、或る周辺装置プロセツ
サの主メモリ書込動作（タグ検査）後のキヤツシ
ユの内容検査試行動作との間において競合が存在
し得ることを意味している。

第２の問題点としては、キヤツシユは同時に書
込み及び読出しができぬので、特定の時間におい
て、キヤツシユを読出すことを試みる中央プロセ
ツサと前回のキヤツシユミス（キヤツシユ更新）
に応答してキヤツシユへの書込みを試みるキヤツ
シユ書込論理回路との間において競合が存在し得
る。前回のタグ検査がタグの一致状態を実証した
後にキヤツシユ書込論理回路が無効ビツトの書込
みを試みる場合にもまた競合が存在し得る。

最後の問題点としては、前回の中央プロセツサ
の主メモリへの書込み終了後メモリ制御装置がそ
の書込みを更新するためにキヤツシユへ書込んで
いる間に中央プロセツサがキヤツシユの読出しを
行う場合にも、ある特定の時間において競合が存
在し得る。

従来のデータ処理装置においては、キヤツシユ
は次に列挙するようなやり方において動作する、
(1)オーバーヘツド時間が競合状態を鎮静化するの
に費されねばならぬ、より特定的には第１の問題
点の場合に関して、(2)前回のキヤツシユミス後の
キヤツシユ更新に関し、キヤツシユへ該キヤツシ
ユミス内容を更身するために提供されるキヤツシ
ユサイクルの間、中央プロセツサの動作を停止さ
せた状態を維持することが必要にされている、及
び(3)中央プロセツサの書込動作後にキヤツシユへ
該書込内容を更新するために提供されるメモリサ
イクルの間、中央プロセツサの動作を停止するこ
とが必要にされる。上述の問題点の全てがメモリ
アクセスの遅延を生じさせ、ひいては中央プロセ
ツサ動作を低下させる。

本発明のデータ処理装置は上述した従来形のデ
ータ処理装置におけるこれらの不利益を全て回避
する。

キヤツシユは一般に、中央プロセツサのメモリ
動作マイクロ命令サイクルと同じ長さの動作サイ
クルを有する。本発明のデータ処理装置において
は、キヤツシユ動作サイクルは相互に排他的な動
作に用いられる２つのサブサイクル（subcycle）
に分割される。第１のサブサイクルは中央プロセ
ツサのメモリ読出要求をそのアドレスと共に受入
れるために提供される。第２のサブサイクルは他
の種類のキヤツシユ動作の各々の動作に提供され
る。これらの動作はより特定的には、(a)周辺装置
プロセツサが主メモリへ書込んだ後キヤツシユの
内容を検査するため周辺装置プロセツサからのア
ドレスを受入れる動作、又は(b)キヤツシユ検査で
一致状態が得られた後の無効ビツト、又は、キヤ
ツシユミスが存在した、又は中央プロセツサが主
メモリへ書込んだ、後のデータを包含する任意の
ものをキヤツシユへ書込む動作のいずれかであ
る。本発明の上述の手段により、競合状態が消滅
され、それによりオーバーヘツド時間が競合状態
を鎮静化するために費やされる必要がなく、書込
動作が中央プロセツサのキヤツシユ読出動作に対
して「区別（transparent）」される。中央プロセ
ツサから観れば、キヤツシユは常に読出動作が可
能である。中央プロセツサの書込後にキヤツシユ
の内容が「同時的に」検査、無効化又は更新され
ているという事態とは無関係に、中央プロセツサ
は連続的な中央プロセツサのマイクロ命令サイク
ルにおいて割込れることなくキヤツシユ読出しを
継読できる。キヤツシユミス後において中央プロ
セツサがキヤツシユ更新を許可するために停止さ
れねばならないのにも拘らず、中央プロセツサ
は、前述した本発明の分割したキヤツシユサイク
ルが存在しない従来形のデータ処理装置における
場合に可能である動作の再起動よりも早いサイク
ルにおいて動作を再起動できる。

さらに本発明によるメモリ管理構造による設備
は特に回路を経済的であり、価格及び大きさ両者
の要求を減少する。

本発明によれば、本発明のデータ処理装置は、
メモリアドレス信号を提供するメモリアドレスレ
ジスタ手段及びデータ信号を受入れかつ提供する
メモリデータレジスタを有する中央プロセツサ、
及び、該中央プロセツサへ接続され、該中央プロ
セツサへのマイクロ命令を表わす制御信号を提供
する制御信号記憶装置（control store）を有す
る。該マイクロ命令のうの特定の或る制御信号が
読出又は書込メモリアクセス動作を表わし、中央
プロセツサがメモリアクセス制御信号に応答して
メモリアドレス信号を発生させかつ該メモリアド
レス信号をメモリアドレスレジスタに配置させ
る。データ処理装置はさらにメモリアドレス信号
によりアドレス指定できデータ信号を記憶するた
めに適合された物理的なメモリを有する。

この物理的なメモリは、比較的低速アクセスの
主メモリ及び比較的高速アクセスのキヤツシユメ
モリから成る。該物理的なメモリへメモリアドレ
ス信号を提供するために中央プロセツサのメモリ
アドレスレジスタが物理的なアドレスに接続され
る。中央プロセツサはさらに物理的なメモリに対
するメモリアクセス制御信号を提供する。データ
処理装置はさらに中央プロセツサ及び物理的なメ
モリの各個へ接続されたマスタタイミング発生手
段（master timing means）を有し、該マスタ
タイミング発生手段は中央プロセツサ及び物理的
なメモリに対するタイミングパルスを提供する。
特定のタイミングパルスは中央プロセツサ動作サ
イクルを規定し、該動作サイクルはメモリアクセ
スを包含する動作のための一定長の時間を有す
る。少くとも１つの周辺装置プロセツサが物理的
なメモリに接続され物理的なメモリへの読出及び
書込みアクセスが行なわれ、周辺装置プロセツサ
は物理的なメモリに対しメモリアドレス信号、メ
モリアクセス制御信号及びデータ信号を提供し、
物理的なメモリからデータ信号を受け入れる。

キヤツシユメモリはマスタタイミング発生手段
に応答するメモリタイミング手段を有し、該メモ
リタイミング手段がキヤツシユ動作サイクルを規
定する複数のタイミングパルスを提供する。

キヤツシユは、データ信号を記憶するデータ信
号記憶手段、前述の物理的なメモリから受入れた
メモリアドレス信号を提供してデータ信号記憶装
置をアドレス指定するアドレス指定
（addressing）手段、キヤツシユにおける特定デ
ータの有無を表わす出力信号を発生するために印
加したアドレス信号及び記憶したデータ信号に応
答する比較器手段、及び、特定データの有無を表
わす２つの状態の１つを有する状態信号を発生す
るために比較的手段の出力に応答する信号発生手
段、を有する。

キヤツシユアドレス指定手段はキヤツシユメモ
リタイミング手段に応答して中央プロセツサから
受入れたアドレス信号のみをキヤツシユデータ信
号記憶手段及び比較器手段へ印加するキヤツシユ
動作サイクルの第１の部分を提供し、キヤツシユ
アドレス指定手段はキヤツシユメモリタイミング
手段に応答して周辺装置プロセツサから受入れた
アドレス信号をキヤツシユデータ信号記憶装置及
び比較器手段へ印加する動作を包含する複数の動
作の１つに対するキヤツシユ動作サイクルの第２
の部分を提供する。

マスタタイミング発生手段はキヤツシユデータ
記憶手段からの特定データの有無を表わす状態信
号のうちの第１の状態に応答して中央プロセツサ
のタイミングパルスを禁止し、それにより中央プ
ロセツサを停止させる。物理的なメモリは中央プ
ロセツサから受入れたメモリアクセス制御信号と
共に状態信号のうちの第１の状態に応答して主メ
モリアクセス動作を実行させ、該主メモリアクセ
ス動作は、特定データをアドレス指定するように
中央プロセツサから受入れたメモリアドレス信号
を主メモリに印加する動作、及びアドレス指定さ
れた特定データを中央プロセツサへ提供する動作
から成る。キヤツシユ信号発生手段は主メモリア
クセス動作の完了に応答して第２の状態を有する
状態信号を発生させ、マスタタイミング発生手段
は状態信号のうちの第２の状態に応答して中央プ
ロセツサのタイミングパルスを可能にし、それに
より中央プロセツサを再起動させる。

物理的なメモリはさらにキヤツシユ書込手段を
具備する。キヤツシユはさらにデータ記憶手段と
協働する有効性（validity）情報記憶手段を有
し、該有効性情報記憶手段は各個が２つの状態の
うちの１つを有しメモリアドレス信号によりアド
レス指定され得る複数の有効ビツトを具備する。
キヤツシユ書込手段は比較器手段の出力に応答
し、比較器手段の出力は周辺装置プロセツサのメ
モリアドレス信号をキヤツシユデータ記憶手段及
び比較器手段に印加することに応答して発生さ
れ、第１の書込動作を実行させ、該書込動作は、
周辺装置プロセツサのメモリアドレス信号を有効
情報記憶手段におけるロケーシヨンをアドレス指
定するために印加する動作、及び該ロケーシヨン
における有効ビツトを無効を表わす第１の状態に
設定する動作から成る。キヤツシユ書込手段はキ
ヤツシユタイミング手段に応答してキヤツシユ動
作サイクルの継続する第２の部分の間において第
１の書込動作を実行する キヤツシユ信号発生手段はまた有効ビツトの第
１状態に応答して第１状態を有する状態信号を発
生させる。

キヤツシユ書込手段は、主メモリアクセス動作
の完了、及び中央プロセツサから受入れたメモリ
アドレス信号及びメモリアクセス制御信号に応答
して第２の書込動作を実行させ、該書込動作は、
キヤツシユデータ記憶手段におけるロケーシヨン
をアドレス指定するためにメモリアドレス信号を
印加する動作、及び得られた特定のデータを該ロ
ケーシヨンに書込む動作から成り、キヤツシユ書
込手段はキヤツシユタイミング手段に応答してキ
ヤツシユ動作サイクルの第２の部分の間において
第２の書込動作を実行させる。

本発明の他の目的、特徴および利益は、添付の
図面に関連づけた下記の好適な実施例の記述によ
り明瞭にされる。

図面を参照して以下に本発明について述べる
が、先ず第１図には本発明の実施例としてのデー
タ処理装置に関係する全システムが簡略的な形態
において図示されている。データ処理装置１０に
は中央プロセツサ１２、制御信号記憶装置１４お
よびマスタクロツク装置２０が設けられる。デー
タ処理装置にはさらに主メモリ１６が設けられて
おり、主メモリはメモリ制御装置１８により制御
され、アクセスされる。種々の周辺装置（端末装
置、プリンタ、デイスク記憶装置、磁気テープ記
憶装置、通信機器および上記と類似の装置等）９
ａ〜９ｃがデータ処理装置１０へ結合されて本発
明のシステムを形成している。

周辺装置の各個は、周辺装置プロセツサと呼ば
れる１つのプロセツサを包含する。複数の周辺装
置プロセツサがバスアダプタ２２の１つに接続さ
れ、該バスアダプタはメモリ制御装置１８へ接続
される。複数のバスアダプタが存在し得る。バス
アダプタ２２の目的は、データ処理装置の内部に
ある64ビツトのデータラインと周辺装置をデータ
処理装置１０へ接続する16ビツトのデータとの間
の適合（buffer）処理を行うことにある。メモリ
制御装置１８は中央プロセツサおよび周辺装置プ
ロセツサのために主メモリ１６へのアクセスを提
供するものであり、また本発明の関心の対象とは
しない方法において中央プロセツサ１２から周辺
装置プロセツサへ命令（instruction）を伝達す
ることができる。

中央プロセツサ１２は高速ローカルメモリ又は
キヤツシユ２４へ接続され、該キヤツシユは主メ
モリに記憶されたデータの時間変化サブセツトを
包含する。キヤツシユ２４はまたメモリ制御装置
１８へ接続される。好適な実施例における特定の
キヤツシユは直接にマツプされ、そして32Kバイ
トを有する。該キヤツシユはライトスルーストラ
テジー（write−through strategy）として用い
られる、すなわち該キヤツシユは中央プロセツサ
が主メモリにデータを書込むときはいつでも更新
される。

キヤツシユ２４、主メモリ１６およびメモリ制
御装置１８によりデータ処理装置の物理的なメモ
リを形成する。

本発明のデータ処理装置システムを流通するデ
ータおよびアドレス経路がより特定的に第２図に
示されている。中央プロセツサ１２は24ビツトの
アドレスバス２６を有し、該アドレスバスは簡略
記号「MA（メモリアドレス用）０−23」として
表示されたアドレスラインをキヤツシユ２４へ伝
達する。中央プロセツサ１２は32ビツトのデータ
入力バス２８を有し、該入力バスは簡略記号
「MM（主メモリ用）０−31」として表示されたデ
ータラインを伝達し、及び該中央プロセツサは32
ビツトのデータ出力バス３０を有し、該出力バス
は簡略信号「WD（書込データ用）０−31」とし
て表示されたデータラインを伝達する。

キヤツシユ２４は中央プロセツサ１２からのバ
ス２６上のアドレスラインMA0−23を受け入れ、
さらにバス３２に接続されており、該バスはバス
アダプタ２２から簡略記号「BMA（バスアダプ
タメモリアドレス用）０−23」として表示された
アドレスラインを伝達する。このアドレス情報
は、主メモリ内において対応する情報が周辺装置
プロセツサの１つにより変化されるとき、情報の
更新を維持するのに用いられ、その詳細について
は後述される。

キヨツシユ２４はアドレス出力バス３４へ接続
され、該バスは簡略記号「CMA（キヤツシユメモ
リアドレス用）０−23」として表示されたアドレ
スラインをメモリ制御装置１８へ伝達する。キヤ
ツシユ２４はさらにバス３６へ接続され、該バス
は簡略記号「BMAR ３−20」（バツフアドメモ
リレジスタ用）として表示されたアドレスライン
を主メモリ１６へ伝達する。

キヤツシユ２４は１つのデータ入力バス及び１
つのデータ出力バスを有する、該データ入力バス
３８は簡略記号「CAWD（キヤツシユ書込データ
用）０−63」として表示されたメモリ制御装置１
８からのデータラインを伝達する。データ入力バ
ス３８は、キヤツシユミス後、キヤツシユへデー
タを書込むためにメモリ制御装置１８において用
いられる、又は中央プロセツサの主メモリへの書
込みに応答するが、この詳細につい和ては後述す
る。データ入力バス３８はまたここでは関心の対
象としない方法においてバスアダプタ２２へデー
タを伝送するために用いられる。データ出力バス
４０は、バス２８に接続された中央プロセツサ１
２へ入力を与えるために簡略記号MM0−31とし
て表示されたキヤツシユ２４からのデータライン
を伝達する。データ出力バス４０はキヤツシユヒ
ツト（cache hit）後、中央プロセツサの読出要
求に応答して中央プロセツサ１２に対するデータ
を提供するが、その詳細については後述される。

主メモリ１６は、図示されず本発明の関心の対
象とはしないメモリモジユール選択信号と共に前
述のバス３６上のキヤツシユ２４からのアドレス
ラインBMAR3−20を受け入れる。主メモリ１６
はメモリ制御装置１８へ接続された64ビツトのデ
ータ入力バス４２を有し、該データ入力バスは簡
略記号「MMWD（主メモリ書込データ用）０−
63」として表示されたデータラインを伝達する。
主メモリ１６へ書込まれた全てのデータはバス４
２上の入力である。主メモリ１６はメモリ制御装
置１８へ接続された64ビツトのデータ出力バス４
４を有し、該データ出力バスは簡略記号
「MMRD（主メモリ読出データ用）０−63」とし
て表示されたデータラインを伝達する。主メモリ
１６から読出された全てのデータはバス４４上の
読出出力である。

バスアダプタ２２は、周辺装置プロセツサのメ
モリアクセス要求に応答し、本発明の関心の対象
とはしない方法において前述のバス３２を通して
キヤツシユ２４へアドレスビツトを出力する。バ
スアダプタ２２は、簡略記号「BARD（バスアダ
プタ読出データ用）０−63」として表示されたデ
ータラインを伝達する主メモリ制御装置１８へ接
続された64ビツトのデータ出力バス４６、および
簡略記号「BAWD（バスアダプタ書込データ用）
０−63」として表示されたデータラインを伝達す
るバツフア回路５０を通してバス３８へ接続され
た64ビツトのデータ入力バス４８を有する。「バ
スアダプタ読出データ」が周並装置プロセツサか
ら主メモリ１６への読出データに関係し、「バス
アダプタ書込データ」が主メモリ１６からの読出
データおよび周辺装置プロセツサへの書込データ
に関係することに留意すべきである。

さらにバスアダプタ２２はキヤツシユ２４へ或
る制御信号を出力する。これらの制御信号は
MRBA（バスアダプタメモリ要求信号）および
BAC（バスアダプタ制御信号）０−２である。該
BAC0−２信号は使用上の便宜を図つてキヤツシ
ユの内部にラツチされ、それらのラツチされた形
態については、それらはBBAC0−２に示され
る。

上述の如くメモリ制御装置１８はバス４４を通
して主メモリ１６からデータ、バス４６を通して
バスアダプタ２２からデータ又はバス３０を通し
て中央プロセツサ１２からデータを受入れる。主
メモリ制御装置１８はバス３４上のキヤツシユ２
４からのアドレスデータを受け入れる。主メモリ
制御装置１８は、キヤツシユ２４およびバスアダ
プタ２２へ出力するためデータラツチ回路５０へ
のデータをバス３８へ出力する。メモリ制御装置
１８はさらに、簡略記号「DIRD（診断又は読出
データ用）０−31」として表示されたデータライ
ンを伝達する中央プロセツサ１２への（ラツチ回
路５４を通して）データをバス５２へ出力する。
後でより十分に説明されるように、キヤツシユミ
スに引を続く主メモリの読出しの場合において、
後述する方法におけるキヤツシユミス状態に応答
して導入される「キヤツシユミス拡張「（Miss
Extended）」信号がデータラツチ回路５４を通し
てバス５２からのデータをバス２８に伝送するこ
とを許可し、そうして中央プロセツサに該データ
が伝送される。

第３図について述べると、図面には中央プロセ
ツサ１２の本発明の関心の対象とする２つの要素
のみが示される。これらの要素は、バス２８
（MM0−31）により伝達されるラインを通してデ
ータを受け入れるメモリデータレジスタ５６、お
よび（本発明の関心の対象としない方法におい
て）バス２６へ出力されるべきアドレスをキヤツ
シユへ装荷するメモリアドレスレジスタ５８であ
る。

もし中央プロセツサが停止されていない場合に
は（すなわち、STCP反転信号が「高」であると
き、この信号の導出については後述される）メモ
リアドレスレジスタ５８からのアドレス信号が
L0の時点においてキヤツシユ２４へ転送される
（L0を包含するタイミング信号については第１２
図との関連において述べる）。

第４図〜第９図にはデータ処理装置の動作に関
係するデータ及びアドレスの種々の形態のフオー
マツトが図示される。

第４図はデータの１バイトを図解してあり、該
データの１バイトは８ビツトから成る。第５図は
データの１ワードを図解しており、該１ワードは
４バイト又は32ビツトから成る。第６図は１ダブ
ルワードを図解しており、該１ダブルワードは１
つの偶数ワードおよび１つの寄数ワードから成
り、その各個が32ビツトから成る。データはダブ
ルワード単位で主メモリに記憶される。

第７図には主メモリにおいて扱われるものとし
ての24ビツトの物理的なアドレスが図示され、該
アドレスは12ビツトのページフレームナンバ（メ
モリが増加される場合２のべき乗ごと拡張可能）
およびページ内部のバイトを位置づける11ビツト
のオフセツトから成る。

第８図にはキヤツシユにおいて解釈
（interprete）されるものとしての第７図と同じ
24ビツトの物理的なアドレスを示しており、該ア
ドレスは９ビツトのタグ（指標）および12ビツト
のインデツクス（索引）から成る。低い桁の２ビ
ツトは無視される。その理由としては、それらは
１ワードの１バイトを選択するのに用いられるか
らであり、一方キヤツシユは常に１ワードを中央
プロセツサへ伝送し、それから中央プロセツサは
必要とされる特定のバイトを選択する。右から第
３のビツトが１対のダブルワードの偶数ワード又
は奇数ワードであるかを選択する。第９図はキヤ
ツシユに記憶される形態のデータフオーマツトを
図示する。ダブルワードの１対の偶数及び奇数ワ
ードの各個が９ビツトのタグと共に記憶される。
全部で72ビツトのこの組が物理的なアドレスの12
ビツトのインデツクスによりアドレス指定され
る。

直接マツプ決め式（direct−maped）キヤツシ
ユにアドレス指定するためのインデツクス及びタ
グの使用方法については、データ処理装置の慣用
技術としてこの分野において良く知られる。キヤ
ツシユメモリの管理方法の一般的な形態について
は、例えば、ベル、マツジおよびマクナマラ著の
「Computer Engineering」（Digital Press1978
年）に述べられている。

第１０図には制御信号を包含する制御信号記憶
装置１４が図示され、該制御信号は４８並列ライ
ンの48個の出力信号を１群ごとまとめてアクスさ
れる。各ライン上の信号は「高(1)」又は「低
（０）」のいずれかであり得り、そして中央プロセ
ツサ１２の動作を制御するために該信号が中央プ
ロセツサのハードウエア回路へ直接に印加され
る。

該ライン上の48個の信号はマイクロ命令から成
り、そのうちの或るもののみが本発明の関心の対
象である。該関心の対象となるものは信号０−６
（「マイクロOPCODE」と呼ぶ）及び信号２２〜
２９であり、該信号０−16はまとめて解読
（decode）されて実行されるべき動作（例えば、
加算，移動，比較，シフトなど）を指示する信号
の１つナンバを提供し、該信号２２〜２９はまと
めて解読されてメモリ動作（メモリアドレスレジ
スタ選択、メモリデータレジスタ選択に関する読
出し又は書込み、他のものは本発明には関与せ
ず）を指示する信号の１つのナンバを提供する。
これらの信号は「メモリ制御号」として第２図に
示される。中央プロセツサによりアクセスされる
制御信号の特定のものが、中央プロセツサからキ
ヤツシユ及びメモリ制御装置へ直接接続される
が、その詳細については後述する。データ処理装
置の動作中これらの制御信号（マイクロ命令）の
群ごとのアクセス及び解読方法についてはこの分
野においては慣用技術として良く知られており、
ここでは記述しない。

第１１図にはシステムマスタクロツク装置２０
の本発明の関心の対象とする部分が示される。デ
ータ処理装置用のマスタクロツク信号は50MHzク
リスタル発振器により駆動され、該クリスタル発
振器の出力はタイミング信号発生回路６０の入力
であり、該タイミング信号発生回路は従来から良
く知られた方法において本発明のデータ処理装置
システム用の適切なタイミング信号を発生させ
る。基本的なタイミング信号（CLOCK）は40ナ
ノ秒（nS）の周期かつ20ナノ秒（nS）のパルス
幅を有する。信号TA，TO，T1，T2；LA，
L0，L1，L2；CLOCK：及び反転CLOCKが第１
２図のタイミングチヤートに示される。これらの
パルス信号は中央プロセツサ１２への入力であ
る。

信号LA，L0，L1及びL2は依存性のないフリ
ーラン信号であるが、信号TA，T0，T1及びT2
は中央プロセツサ及び他の装置における動作状態
に依存する信号である。さらにＬ及びＴパルス信
号が後述の状態のもとで発生され得るが第１１図
には図示されず、また本発明の関心の対象とする
ものではない。

２つのゲート信号GT1及びGT2が後でより特
定的に記述される方法において発生される。
GT1信号は中央プロセツサのタイミング信号TA
及びT0をゲートし（許可する又は禁止する）、
GT2信号はタイミング信号T1及びT2をゲートす
る。中央プロセツサのサイクルはTAパルス信号
を始点として規定される。それゆえ、中央プロセ
ツサの動作はT0パルス信号の後又はT2パルス信
号の後停止され得る。GT2信号はGT1信号に従
属されるが、後で述べられる方法において（キヤ
ツシユミス」信号が生じた場合にはGT2信号が
禁止され、パルスT1及びT2は発生し得ない、そ
れはたとえパルスTA及びT0が発生していてもで
ある。

中央プロセツサのマイクロ命令サイクル長はマ
イクロ命令の性質により変化する。（任意の長さ
の）中央プロセツサのサイクルはパルスTAを始
点として規定される。メモリ動作を包含し本発明
の関心の対象とする殆んどマイクロ命令は実行の
ために160ナノ秒を必要とする。これらのマイク
ロ命令のために、パルス信号TA，T0，T1及び
T2は第１２図に図示の如きサイクルを形成する。
他の命令は実行のために160ナノ秒よりも長時間
必要とし、そのような命令のためにさらにＴパル
ス信号が発生されねばならなぬ（T5〜T8、図示
せず）。発生されるべきＴパルス信号の番号を決
定するために、中央プロセツサ１２を制御する現
行マイクロ命令の制御信号０−６（「マイクロ
OPCODE」）が、回路６０からのCLOCK信号に
中央プロセツサ１２からデコーダ及びカウンタ６
２への入力として存在し、該デコーダにより決定
される動作の性質にもとづいて該カウンタ設定さ
れ、そして適切な時点において信号「COB（サイ
クル終了）」が発生されてマイクロ命令サイクル
の完了を示す。このCOB信号は回路60リセツト
し、TAパルス触号を始点とする次のサイクルを
生じさせる CLOCK信号はキヤツシユ２４及びメモリ制御
装置１８への直接入力され、類似のタイミング信
号発生回路が設けられ、Ｌ及びＴパルス信号に同
期した信号を発生させる。しかしながら、もしゲ
ート信号GT1及びGT2が特定的に示されぬなら
ば、キヤツシユ及びメモリ制御装置内部のＴパル
ス信号は中央プロセツサが停止するときも停止し
ない。

キヤツシユサイクルは中央プロセツサの読出又
は書込サイクルと同じ長さ、すなわち160ナノ秒
である。しかしながらキヤツシユサイクルはL1
パルス信号を始点としてパルスL1，L2，LA及び
L0から成るものとして規定され、第１２図から
判るように、キヤツシユサイクルが中央プロセツ
ササイクルから60ナノ秒ごとオフセツトされると
いうことを意味する。メモリ制御サイクルは中央
プロセツササイクルから40ナノ秒ごとオフセツト
され、該メモリ制御サイクルはパルスT0，T1，
T2及びTAから成る。

さらに中央プロセツサから或るタイミングパル
ス信号がキヤツシユ２４へ直接印加され、特定の
中央プロセツサの事象（events）に同期した事象
を生じさせる。そのようなキヤツシユの事象は、
キヤツシユが停止されない場合であつても、中央
プロセツサが停止される場合には生じることはで
きぬ。

第１３図，第１４図，第１５図，第１７図，第
１８図及び２０図について述べると、キヤツシユ
２４は一般に、アドレス指定部（第１３図）、デ
ータ記憶及びタグ比較回路部（第１４図）、及び
種々の制御信号解読回路（第１５図，第１７図，
第１８図及び第２０図）から成る。第１６図に示
す回路及び第１５図に示す回路の或る部分はキヤ
ツシユの内部に物理的に配置されてはいるが、メ
モリ制御装置の概念的な部分である、その理由と
しては、それらの機能は主メモリの管理に関係し
ているからである。

先ず第１８図について述べると、中央プロセツ
サのアドレスが（この図面には図示せず）、現行
中央プロセツサ動作を制御する48信号群の制御信
号CM２２〜２９と共にキヤツシユ２４へ到達す
る。前述の如く制御信号２２〜２９は、中央プロ
セツサにより規定されたアドレスにおいて実施さ
れるべきメモリ動作の性質を制御するメモリアク
セス制御信号である。キヤツシユ２４において使
用する便宜上、該制御信号の或るものがラツチさ
れる又はバツフアされることにより遅延され、該
遅延された信号は第１８図に示すようにそれらの
遅延にもとずいて「CCM」，「BCM」，「LCM」
又は「MCM」として示される。

第１６図について述べると、メモリ制御装置１
８には主メモリアクセス優先決定回路１４０が設
けられる。この回路は任意のバスアダプタ要求
（周辺装置プロセツサに代わつて）に対する主メ
モリアクセスの優先順位を与えるように設計され
る。バスアダプタのメモリ要求が処理中でないと
きのみ、中央プロセツサ１２がキヤツシユミス後
書込みか読出しかのいずれかについて主メモリへ
のアクセスを得る。入力信号LC（ラストサイク
ル）は後述する第１５図のメモリ制御装置のタイ
ミング回路から到達するものであり、メモリアク
セス動作の最後の時点で発生される。任意の現行
メモリ動作の完了時点において、バスアダプタメ
モリ要求が処理中でないならば、デフオルト（渋
滞）信号BAが「低」になることにより、待期中
の中央プロセツサのアドレスが主メモリ１６へ伝
送される。それゆえ、キヤツシユミス後に主メモ
リが中央プロセツサに対して利用可能になるまで
或るサイクルの遅延が存在し得る。この時間の
間、中央プロセツサは停止状態が継続し、これに
ついては後述する。

バスアダプタメモリ要求の有無により条件づけ
られる中央プロセツサとバスアダプタとの間にお
ける主メモリアクセスのためのこの優先順位づけ
は、中央プロセツサのメモリ読出しと他の動作と
の間のキヤツシユサイクルの分割からは明確に区
別されねばならぬが、この詳細については後述す
る。キヤツシユサイクルの分割回路は他の装置か
らの依存性のないフリーラン動作であり、中央プ
ロセツサ又はバスアダプタのいずれかの任意の要
求が処理中であるかどうかが規定されるように動
作する。

第１７図について述べると、「BAイネーブル」
信号は、メモリ制御回路が準備完了（ready、
Ｒ／Ｂ）であることを提供する任意のバスアダプ
タメモリ要求（MRBA）に応答してTA時点にお
いてイネーブル回路１４２の内部のフリツプフロ
ツプにより発生される。BAイネーブル信号は第
１３図に示す回路に印加されて、後述するキヤツ
シユの検査又は無効手続（invalidate
proceduve）のためにBAメモリ動作のアドレス
を入力させる。

主メモリ１６のタイミング信号は主として第１
５図に示す回路により発生され、該回路の主要部
はメモリ制御装置１８の機能的な部分である。こ
こに述べた種類のデータ処理装置用主メモリのタ
イミング及び動作方法はこの分野において一般的
に良く理解されており、本発明の特徴部を形成す
るものではない。それゆえタイミング信号の発生
方法については詳細には記述されぬが、本発明に
関係する部分については述べられる。

第１５図について述べると、制御信号CCM２
２−２９（第１８図から）がデコーダ回路１３８
において解読され、中央プロセツサのメモリ動作
が書込又は読出のいずれであるかを決定する。も
しメモリ動作が読出しの場合には、解読された制
御信号は「READ」信号を発生させ、該
「READ」信号は中央プロセツサのメモリ動作が
読出しであることを示しており、キヤツシユにお
いて用いられる。この「READ」信号はキヤツ
シユ２４の内部において必要とされ、後で説明す
るキヤツシユミス信号を可能にする。

中央プロセツサのメモリ動作が（主メモリに対
して）書込みであるならば、解読された制御信号
CCM２２−２９は書込信号WRITE８（即ちビツ
ト）、WRITE３２及びWRITE６４を提供し、該
書込信号は１バイト、１ワード又は１ダブルワー
ドの書込動作を規定する。（周辺装置プロセツサ
とは相異なり中央プロセツサは半ワードの書込を
しないので書込信号WRITE１６は中央プロセツ
サの制御信号として発生されぬ。）バスアダプタ
２２からの（メモリアクセス制御信号）BAC ０
−２は動作デコーダ１３９において前述のものと
同様に解読され回路１３８への入力としての読出
又は書込信号を導出する。バスアダプタの書込信
号はWRITE８，WRITE１６，WRITE３２又は
WRITE６４であり得る。MRBA（バスアダプタ
メモリ要求）信号はまたバスアダプタ２２からの
入力である。

CP・BA入力信号（第１６図から）は主メモリ
アクセス用の優先順位を示す。（中央プロセツサ
が優先順位を有するときCPは「高」であり得り、
周辺装置プロセツサが優先順位を有するときは
BAは「高」であり得る。）キヤツシユミスが主
メモリ動作により満足されており、要求されたデ
ータが中央プロセツサのメモリデータレジスタ
（第３図）に配置されるとき、キヤツシユミスク
リア信号が後述の方法においてキヤツシユ２４の
内部において発生される。第１５図から判るよう
に、「MOP（メモリ動作）」信号は、バスアダプタ
メモリ動作（BBAC１，BBAC２及びBA優先）
又は中央プロセツサメモリ動作（MCM２４およ
び２５、及びCP優先）のいずれかを示す。

回路１３８は前述の入力信号から適切なメモリ
制御及びタイミング信号を発生させる。制御信号
「WRITE８」，「WRITE１６」，「WRITE３２」
及び「WRITE６４」についてはすでに述べた
が、「READ６４Ｂ」制御信号は１ダブルワード
の読出動作を規定する信号である。Ｒ・Ｗ
（READ・WRITE：Ｒが「高」のとき読出し、
Ｗが「高」のとき書込）信号及びWRITEパルス
信号は主メモリ１６に対する従来同様の入力信号
である。メモリタイミング信号はCAS（カラムア
ドレスストローブ）、CEN（カラムイネーブル）
及びRAS（ローアドレスストローブ）を包含して
おり、該これらの信号は全て従来同様の信号であ
り、従来知られた方法において主メモリ１６をア
ドレス指定するための主メモリ１６に対する入力
信号である。

信号Ｃ１，Ｃ２及びＣ３はキヤツシユの内部に
おいて内部的に用いられるものであり、主メモリ
動作用に要求された３つの命令サイクル（各個が
160ナノ秒）の順序を維持する。これらの信号の
使用方法については後述される。信号LC（ラスト
サイクル）は160ナノ秒の長さであり、一般にメ
モリ動作の最後のサイクルに同期される。LC信
号はフリツプフロツプ１４１のリセツト用入力信
号であり、該フリツプフロツプはその使用につい
ては後述するラツチドCP（LCP）信号を提供する
ためにCP優先信号（第１６図から）を置延させ
る。フリツプフロツプ１３７は中央プロセツサの
読出動作中キヤツシユミス信号を遅延させるため
に用いられ、その使用方法についてを後述する
「MISS EXT」（反転）出力信号を提供する。

反転キヤツシユミス信号は通常「高」であり、
通常「高」であるフリツプフロツプ１３５からの
出力信号であるSTCP（中央プロセツサ停止）反
転信号を維持する。STCP反転信号はマスタクロ
ツク装置（第１１図）への入力信号であり、また
中央プロセツサのメモリアドレスレジスタ５８
（第３図）への入力信号である。STCP反転信号
が「高」である限りは中央プロセツサは停止され
ず、タイミングパルス信号TA，T0，T1及びT2
が発生され、中央プロセツサのメモリアドレスレ
ジスタ５５８の出力としてゲートされる。第１４
図との関連において述べられる方法においてキヤ
ツシユミス信号が発生されると、キヤツシユミス
反転信号は「低」となり、次のL1タイミングパ
ルス信号において（L0反転信号は「低」）STCP
反転出力信号は「低」になる。この信号は中央プ
ロセツサ用のＴパルス信号の発生を停止し、また
メモリアドレスがキヤツシユに対するラツチ外れ
を防止する。

第１３図には、キヤツシユ記憶装置のアドレス
指定及び主メモリのアドレス指定に特に関係する
キヤツシユ２４の或る部分が示されている。この
回路はキヤツシユサイクルを分割し、分割された
交番状のキヤツシユサブサイクルを特定の機能を
果すように提供する。第１のキヤツシユサブサイ
クルは中央プロセツサの読出アドレスを処理する
のに提供され、第２のキヤツシユサブサイクル
は、キヤツシユの検査を行うためバスアダプタの
読出アドレスを処理するため、又はキヤツシユに
書込むためのいずれかに用いられる。キヤツシユ
への書込みは、キヤツシユ検査が（前のサイクル
において実行される）タグ一致状態が存在するこ
とにおいて決定された後の特定のキヤツシユエン
トリの無効ビツトの書込み、又は、キヤツシユミ
スが主メモリ１６について満足されぬ、又は中央
プロセツサの主メモリへの書込の終了後にキヤツ
シユを更新するためにキヤツシユデータストア及
びタグの書込みのいずれかを包含し得る。

第１３図に示した回路は２つのソースからアド
レスを受け入れる。１つのアドレス（MA ０−
23）はメモリ動作（読出又は書込）用に中央プロ
セツサ１２から受入れ、他方のアドレス（BMA
０−23）はキヤツシユ検査又は無効化動作用にバ
スアダプタ２２から受入れる。第１３図に示した
回路は、アドレスを比較されるべき第１４図に示
した比較回路へ出力することを決定し、またメモ
リ動作のために主メモリ１６へアドレスを出力す
ることを決定する。一般にこの回路は、キヤツシ
ユ記憶装置及び第１４図に示した比較回路へ印加
されるべきインデツクス及びタグを選択するため
のマルチプレクサ１０２及び１０４、キヤツシユ
ミスの場合に主メモリ１６へ印加する中央プロセ
ツサアドレス入力保持するためのラツチ回路１１
０及び１０８、及びメモリ動作のために主メモリ
に送出されるべきアドレスを選択するためのマル
チプレクサ１１２を包含する。

第１３図に示した回路は中央プロセツサのメモ
リ動作が読出し又は書込に係わりなく作動するこ
とに留意すべきである。第１５図の回路からの
「READ」信号は第１４図の回路への入力信号で
あり、キヤツシユミス信号は読出動作用のみに発
生され得る。中央プロセツサの書込動作のため
に、キヤツシユミス信号が発生するまで全ての動
作が行なわれ、キヤツシユミス信号は発生され
ぬ。その理由としては、本発明によれば、このサ
ブサイクルは中央プロセツサのメモリ動作のアド
レスを処理するために用いられ、このサブサイク
ル実行中には他の動作を実施することができぬか
らであり、それゆえ、これらの「無駄な
（wasted）」動作は時間を浪費しない。

引き続き第１３図について述べると、バス２６
は中央プロセツサ１２のメモリアドドレスレジス
タ５８（第３図）からのアドレスラインMA0−
23を伝送し、該アドレスラインは中央プロセツサ
が停止されぬとき（STCP反転信号が「高」であ
るとき）を提供する時点L0においてラツチされ
る。バス３２はバスアダプタ２２からのアドレス
ラインBMA0−23を伝送する。バスアダプタ２
２からのアドレスはラツチ回路１００において記
憶され、該ラツチ回路第１７図の回路からのBA
イネーブル信号により（時点TAにおいて）ゲー
トされる。

中央プロセツサアドレスバス２６に致達する信
号について述べると、ライン９−20（インデツク
スから成る信号を伝送するもの、第８図参照）は
インデツクスマルチプレクサ選択回路１０２に対
する入力であり、ライン０−８（タグ、第８図参
照）はタグマルチプレクサ選択回路１０４に対す
る入力である。バスアダプタアドレスバス３２に
致達する信号は、バツフア回路１０６の入力であ
り、バスアダプタ２２からの「BA書込」
（BBAC1）信号で有効化され、前述と同様の信
号に分割されるのであり、ライン０−８（タグ）
はタグマルチプレクサ１０４に対する入力であ
り、ライン９−20はインデツクスマルチプレクサ
１０２に対する入力信号である。

インデツクスマルチプレクサ選択回路１０２へ
の入力信号はタイミング信号Ｔ１２により選択さ
れ、タグマルチプレクサ選択回路１０４への入力
信号はＴ１２反転タイミング信号により選択され
る。それゆえマルチプレクサ選択回路１０２及び
１０４は同時に切換えられるが反対の状態にあ
り、中央プロセツサのインデツクスはバスアダプ
タタグがマルチプレクサ選択回路１０４により伝
送されるときマルチプレクサ選択回路１０２によ
り伝送される。第１２図のタイミングチヤートを
参照すると、信号Ｔ１２は信号Ｔ１及びＴ２が
「高」である期間「高」であることが判り、それ
ゆえ信号Ｔ１２のパルス時間幅は80ナノ秒であ
る。

それゆえマルチプレクサ選択回路１０２及び１
０４は各個のキヤツシユサイクル（160ナノ秒）
の間２度切換えられる。キヤツシユサイクルの第
１の半サイクルの間、インデツクスマルチプレク
サ選択回路１０２へのＡ入力信号（中央プロセツ
サインデツクス）がキヤツシユアドレスラツチ回
路１１４へ伝送され、第２の半サイクルの間、Ｂ
入力信号が伝送される。このＢ入力信号は、キヤ
ツシユを検査するため（周辺装置プロセツサが主
メモリに書込む間BA優先状態）バツフア回路１
０６からのバスアダプタアドレス、（前回のキヤ
ツシユ検査がタグ一致状態になつた後）無効ビツ
ト書込み用の（バツフア回路１０６に保持され
た）上記と同じバスアダプタアドレス又は（ラツ
チ回路１０８からの）中央プロセツサの事前アド
レス入力信号のいずれかであり得る。中央プロセ
ツサの事前アドレス入力は或るものはキヤツシユ
ミスを生じるメモリ読出動作用のもの、又は或る
ものは中央プロセツサのメモリ書込動用用のいず
れかであり、いずれの場合においてもこのアドレ
スはキヤツシユ更新書込動作のためのアドレスと
して用いられるべきものである。

第１のキヤツシユサブサイクルの間、タグマル
チプレクサ選択回路１０４へのＢ入力信号がタグ
比較器（第１４図）へ入力するタグラツチ回路１
１６を選択するように伝送され、第２のキヤツシ
ユサブサイクルの間、マルチプレクサ選択回路１
０４へのＡ入力信号がラツチ回路１１６へ伝送さ
れる。このタイミングの配置の目的については後
述する。

キヤツシユアドレスラツチ回路１１４が「アド
レスクロツク（L1 LA）」信号によりラツチさ
れ、タグラツチ選択回路１１６が、「タグクロツ
ク反転（反転L1 LA）」信号によりラツチされ
る。

主メモリの各個のメモリ動作のために（キヤツ
シユミス後のキヤツシユ更新も包含する）、１つ
のアドレスをメモリ動作用に主メモリ１６へ印加
するために選択されねばならぬ。メモリ動作であ
るか又はその他の種類の動作であるかいずれかの
中央プロセツサの各個の動作用に、中央プロセツ
サのアドレス（MA0−23）が、ラツチ回路１１
０を通してタイミング信号T2（中央プロセツサ１
２が停止されぬときGT２信号が「高」として提
供される）によりゲートされ、該アドレスは主メ
モリアドレスマルチプレクサ１１２及びラツチ回
路１０８へ印加される。もし動作がメモリ動作で
ないならば、又はメモリ読出動作でありかつキヤ
ツシユヒツトが存在するならば、ラツチ回路１０
８の内容は決して用いられぬ。もしキヤツシユミ
スが存在すると、信号CP（第１６図からの中央プ
ロセツサメモリアクセスサイクル）、Ｔ１及びＣ
１（第１５図からのサイクル１、キヤツシユミス
を満足させるメモリ動作の第１のサイクル）は、
ラツチ回路１０８を通してアドレスをマルチプレ
クサ１０２へゲートし、メモリサイクル終了後に
書込を更新するためのキヤツシユデータ記憶部１
２４内のロケーシヨンを索引（index）する。ア
ドレスのタグ部は後述するキヤツシユ記憶部内に
書込むためTW0−８とする出力である。

そのサイクルの間隔タイミング信号T0後に中
央プロセツサがキヤツシユミスに応答して停止さ
れるので、キヤツシユミス信号（後述される）に
より停止される前に、中央プロセツサはメモリ読
出用の他のアドレスをキヤツシユへ予め（信号
TA及びT0の間）送出し得る。このアドレスは消
失され得ぬ、その理由としては、該アドレスはラ
ツチ回路１１０に保存され得り、該ラツチ回路は
キヤツシユミス信号がクリアされた後の次のT2
タイミング信号が発生するまでゲートされ得ぬか
らである。それゆえ、キヤツシユミスを満足させ
る主メモリの動作中、ラツチ回路１１０は次のメ
モリ動作用のアドレスを保持し、ラツチ回路１０
８はキヤツシユミスが発生されかつ現行動作用に
主メモリへ丁度その時到達するアドレスを保持す
る。メモリ動作が完了しデータがキヤツシユ内に
書込れるべきであるとき、キヤツシユ書込用イン
デツクスがキヤツシユアドレスラツチ回路１０８
から得られる。タグは前述と同じ時点においてキ
ヤツシユタグ記憶部１２０へ書込れるべきTW
（タグ書込）０−８とする入力である。

主メモリアドレスマルチプレクサ１２０に対す
る交番入力信号が第１６図に示した優先回路から
の信号BA（「高」又は「低」）により選択される。
選択されたアドレス信号は（BMAR3−20、本発
明の関心の対象としないモジユール選択信号を有
する）、主メモリ１６（第１９図）をアドレス指
定する出力でありメモリ制御装置１８（CMA0−
23）への出力である。メモリ制御装置はバス報告
ログ（bus transaction log）を維持するため及
び他の目的のためのアドレス信号を用いるが、こ
れについては本発明の関心の対象ではない。

第１４図にはキヤツシユの記憶部が示されてい
る。この図面は簡略的に示したものであり、本発
明の動作に関与しないキヤツシユが実際に偶数部
及び奇数部に分割されていることについては示さ
れていない。キヤツシユ記憶部の効果については
記憶部の一方のみが示される。キヤツシユの偶
数・奇数配列を視認的にするために、フリツプフ
ロツプ１３０までの第１４図の回路がキヤツシユ
の偶数又は奇数部のいずれかを表わすために考慮
されることができ、残りの部分が図示しない他の
類似する構成のものとして表わされることがで
き、該他の類似する構成のものの出力信号はま
た、単一のキヤツシユミス信号を提供するための
１ビツトフリツプフロツプ１３０への入力信号で
ある。

データ記憶部１２４はキヤツシユエントリを記
憶するランダムアクセスメモリ（RAM）であ
り、タグ記憶部１２０は協働する９ビツトのタグ
を記憶し、そして無効ビツト記憶部１２２は協働
する無効ビツトを記憶する。前述の回路要素１２
４，１２２及び１２０は全てキヤツシユアドレス
ラツチ回路１１４（第１３図）からの12ビツトの
インデツククスによりアドレス指定され、「アド
レスクロツク」タイミング信号（L1，LA）（第
１３図）により入力する。キヤツシユエントリの
タグ部はタグラツチ回路１３４へ読出される。キ
ヤツシユエントリのワード部は上述のものと同時
にデータラツチ回路１２６へ読出される。

タグラツチ回路１３４は「タグラツチイネーブ
ル」信号（タイミング信号L0＋L2、活動してい
るパルスの延びている縁（trailing edge））によ
り制御され、記憶されたタグをタグ比記器１３２
へ伝送する。マルチプレクサ１０４において選択
されCWA0−８として表わされるアドレスタグ部
は、比較のために「タグクロツク反転（反転L1
LA）」信号によりラツチ回路１１６から送出され
るタグ比較器１３２への入力信号である。もしタ
グが相等しいならば比較器のミス・ヒツト出力信
号は「低」であり、もしタグが相等しくなければ
該出力信号は「高」である。この出力信号は１ビ
ツトフリツプフロツプ１３０に対する入力信号で
あり、該フリツプフロツプは第１５図の回路から
の「READ」信号により制御されるように中央
プロセツサのメモリ読出動作のみのために「ミス
クロツク（反転LA）」信号によりサンプルされ
る。中央プロセツサのメメモリ書込動作又はBA
アドレスサブサイクルにおいてはキヤツシユミス
又はキヤツシユミス反転信号は発生されぬ。フリ
ツプフロツプ１３０へ入力される前に比較器１３
２からのミス・ヒツトビツトは記憶部１２２から
の記憶された無効ビツトと論理和がとられる。そ
れゆえ中央プロセツサのメモリ読出しのためにタ
グ不一致状態又は無効ビツトのいずれかがキヤツ
シユミス信号（状態信号）において示されたキヤ
ツシユミスを生じさせる。

ミス・ヒツト信号は前述の第１５図に示したフ
リツプフロツプ１３７への入力であり、該フリツ
プフロツプは「キヤツシユミス拡張（Miss
Extended）」反転信号を（読出動作中のみ）生じ
させる。

データ記憶部１２４からのデータは「データラ
ツチイネーブル」信号（L1 L2）によりデータラ
ツチ回路１２６からラツチが外されてバツフア回
路１２８に送出される。もしタグが相等しくかつ
バツフア回路１２８からのデータエントリが有効
であることを示しているならば、バツフア回路１
２８からのデータは、直接にバス４０に乗せられ
中央プロセツサ１２のメモリアドレスレジスタ１
５（第３図）に送出され、フリツプフロツプ１３
７からのキヤツシユミス拡張反転信号はラツチ回
路（第２図）を動作可能としたバツフア回路１２
８を動作可能にさせない。

タグ比較器１３２からのミス・ヒツトビツトも
またフリツプフロツプ１４６をセツトするための
入力信号である。その詳細については第２２図と
の関連において記述される引き続くキヤツシユサ
イクルの間、キヤツシユアドレスラツチ回路１０
８から記憶部へ現行アドレスが印加される時点に
おいて書込れるべき無効ビツトがキヤツシユの無
効状態記憶部１２２のデータ入力部へ印加され
る。

第１のキヤツシユ動作サブサイクル間のみデー
タラツチイネーブル信号が「高」であるから、第
２のサブサイクル間において、キヤツシユ検差、
無効書込又はキヤツシユデータ書込動作用にはデ
ータはラツチが外れされて中央プロセツサ１２へ
送出され得ぬ。

第１１図について述べると、前に述べたよう
に、キヤツシユミス信号はタイミング信号Ｔ１及
びＴ２を禁止するGT２反応信号により中央プロ
セツサを停止させる。それゆえ、中央プロセツサ
はタイミングパルス信号T0の後停止される。も
しバスアダプタが主メモリアクセスを要求してい
ないならば第１６図に示した優先回路は信号
CP・（反転BA）を発生させる。キヤツシユミス
が即座に満足され得る。

キヤツシユミスに関する中央プロセツサの読出
要求を満足させるために、モジユール選択ビツト
（図示せず）及びアドレス信号BMAR3−20（第１
３図から）が第１５図からのタイミング及び制御
信号と共に主メモリ１６（第１９図）へ送出さ
れ、アドレス指定されたダブルワードを選択す
る。３つの命令サイクルが主メモリアクセスを完
了させるために要求される。該ダブルワードがバ
ス４４上にメモリ制御装置１８を通して載せら
れ、それからCPデータラツチ回路５４（第２図）
へ至るバス５２へ送出され、キヤツシユミス拡張
信号がデータをメモリデータレジスタ５６（第１
３図）の内部にラツチさせる。

キヤツシユミス信号は、中央プロセツサに関係
するメモリ読出動作のために（LC，LCM24及び
LCP：LCM24は第１８図の回路からのメモリ制
御信号CM２４をラツチしたものであり、それは
読出動作用としては常に「高」である）、第１５
図に示したメモリタイミング回路が主メモリ動作
サイクルに要求される２つのサイクルの最後のサ
イクルに致達したことを決定するとき、信号L0
においてクリアされる（第１４図）。前述のこれ
らの信号は共に「クリアミス」信号と呼ばれ、該
「クリアミス」信号はまた第１５図に示す回路へ
の入力信号であり、それは「READ」信号をク
リアする。

クリアされたキヤツシユミス信号（キヤツシユ
ミス反転信号が「高」になる）に応答して、
「STCP（中央プロセツサ停止）」信号が時点L0（第
１５図、フリツプフロツプ１３５）において反転
する。第１１図を再び参照すると、キヤツシユミ
ス反転信号が「高」になると、GT2信号はパル
スＴ１及びＴ２が中央プロセツサへ出力されるべ
きことを許可し、中央プロセツサが中間のサイク
ルにおいて再び動作する。それから信号GT１が
パルスTA及びＴ０が出力されるべきことを許可
する。そして中央プロセツサは他のキヤツシユミ
スが生じるまで（又は本発明の関心の対象とする
ことではないがメモリ書込動作が生じることを除
いて）動作が継続される。

第２３図のタイミングチヤートを参照してさら
に詳細に述べると、STCP反転信号は通常は
「高」である。このSTCP反転信号は、ここでは
述べない中央プロセツサが主メモリへ書込む場合
又は第１５図に示したようにフリツプフロツプ１
３０（第１４図）からのキヤツシユミス信号に応
答する場合のいずれかにおいて、「低」になる。
STCP反転信号は時間Ｌ１において「低」にな
る。第１１図から判るように、STCP反転信号は
GT１信号のクリアをするフリツプフロツプ６１
の入力であり、STCP反転信号が「低」になると
GT１反転信号が「低」にさせられ中央プロセツ
サ１２に対する信号TA及びＴ０が出力されるこ
とを禁止し、それから信号GT１が「高」にさせ
られる。

キヤツシユミス信号が存在せぬ場合（すなわち
中央プロセツサの主メモリへの書込動作の場合）
においおては、GT1信号はGT2信号を発生させ
るフリツプフロツプ６３のＤ端子の入力であり、
その後次のL0パルスにおいてGT2反転信号が
「低」になり次のT1及びT2パルスが中央プロセ
ツサへ出力されることを禁止する。L1パルスに
おいて（書込動作が起動された後）STCP反転信
号が再び「高」になると、GT1反転信号がL2パ
ルスにおいて「高」になり（タイミングパルス
TA及びT0が出力許可される）、GT2反転信号が
次のL0パルスにおいて「高」になる（タイミン
グパルスＴ１及びＴ２が出力許可される）。それ
ゆえ主メモリへの書込動作の場合においては中央
プロセツサ１２がタイミングパルスTAにおいて
停止され、該パルスにおいて再起動される。

キヤツシユミス信号により中央プロセツサが停
止している場合においては、キヤツシユミス信号
はTAパルスへ至る途中の段階のL0パルスが到達
するまで発生されぬ。それゆえこの場合において
は、相異なる停止時間（及び動作回復タイミン
グ）が設けられねばならぬ。この目的のためにキ
ヤツシユミス信号はGT２信号のフリツプフロツ
プ６３のＤ端子への入力信号としてGT１信号と
共に論理積がとられ、キヤツシユミス反転信号は
またフリツプフロツプ６３のGT2反転出力と共
に論理積がとられる。それゆえキヤツシユミス反
転信号が「低」になるとゲートされているGT2
信号が「高」にさせられ、パルスＴ１及びＴ２の
出力を禁止し、命令サイクルの中途において中央
プロセツサを停止させる。GT1反転信号は引き
続いてSTCP信号により（L1パルスにおいて）
「低」にさせられる。

最後の主メモリサイクル内の第２キヤツシユサ
ブサイクルの時間TAの間（後述するように）キ
ヤツシユデータ記憶信号が書込れてキヤツシユの
更新が完了した後、フリツプフロツプ１３０から
のキヤツシユミス信号がクリアされる（第１４
図）。キヤツシユミス反転信号はパルスＬ０にお
いて「高」になり、STCP反転信号はパルスＬ１
において「高」になる（第１５図）。キヤツシユ
ミス信号が変化することによりGT2反転信号が
L0パルスにおいて「低」にさせられてタイミン
グパルスＴ１及びＴ２を中央プロセツサ１２へ出
力させるべきことを許可し、その後L2パルスに
おいてGT1反転信号が「高」になりパルスTA及
びT0が出力されることを許可する。それゆえ
GT1信号が停止すると中央プロセツサの名令サ
イクルが中間のサイクルにおいて再起動する。

キヤツシユデータストアは、キヤツシユミス後
又は中央プロセツサのメモリ書込動作実行中、キ
ヤツシユ書込動作により更新される。

第２０図を参照すると、キヤツシユ書込回路１
５０がキヤツシユミス後キヤツシユユユ内容の書
込みを制御し、またBAアドレス比較においてタ
グが一致した後キヤツシユ無効ビツトの書込みを
制御する。（反転）無効ビツト（第１４図、フリ
ツプフロツプ１４６から）は無効ビツトを書込む
ためのキヤツシユ書込回路１５０に対する入力信
号である。制御信号LCM２４及び書込制御信号
WRITE８，WRITE１６又はWRITE６４（第１
５図から）はキヤツシユデータストア書込用の入
力信号である。

第２３図との関連において述べるように、キヤ
ツシユデータストアの書込は主メモリ書込又は読
出動作の相異なる時間に生じる。全ての書込は時
間TA、すなわちキヤツシユ動作サイクルのサブ
サイクルＢの間において生じる。主メモリの書込
動作のために書込パルスがメモリサイクルC1及
びＣ２（第１５図）の時間TAにおいて出力とし
て存在し、一方主メモリの読出動作（キヤツシユ
更新）のためにメモリサイクル３（LC、ラスト
サイクル）の時間TAにおいて出力として存在す
る。主メモリサイクルの任意のサイクルの間、無
効ビツトの書込もまた時間TAにおいて生じる。
全ての書込みがキヤツシユ動作サイクルの第２の
サブサイクルの間に生じるので、キヤツシユ書込
動作は第１のキヤツシユサブサイクルの期間中央
プロセツサのメモリ読出要求の受容を干渉でき
ぬ。

キヤツシユ書込パルスはタグ記憶部１２０、無
効記憶部１２２及びデータ記憶部１２４（第１４
図）に対する適切な入力として存在する。

前述の如く特定の機能に対してキヤツシユサブ
サイクルを提供すること、より特定的には中央プ
ロセツサのメモリ読出し要求を受け入れるだけの
ために第１のサブサイクルを提供することは、メ
モリ読出し動作のための中央プロセツサのアドレ
ス（指定）がそのタグとキヤツシユとの内容とを
比較するために、各キヤツシユサイクルのそれぞ
れにおいて一旦常に受け入れられるという結果を
もたらす。もしキヤツシユヒツトが存在するなら
ば、要求されたデータは次の中央プロセツサのマ
イクロ命令サイクルのTA周期の中で中央プロセ
ツサへ戻される。それゆえ中央プロセツサは中断
することなく処理を進めることができる。

もしキヤツシユミスが存在するならば、中央プ
ロセツサは停止され、主メモリアクセスが得られ
るまで数サイクル待機することを余儀なくされ得
り、該主メモリアクセスはバスアダプタがアクセ
スのためめ競合がないときのみ生じる。データが
主メモリから得られると、キヤツシユサイクルの
第２サブサイクルの間データは中央プロセツサに
即座に提供され、中央プロセツサがキヤツシユミ
スが「高」に反転したことに応答して再び動作が
開始されると、恰もキヤツシユヒツトが存在する
かのように中央プロセツサは或る動作態様におい
て再起動する。中央プロセツサが動作を再開した
後第２キヤツシユサブサイクルの間キヤツシユデ
ータストアが書込れる。

キヤツシユはキヤツシユ動作サイクルの第２サ
ブサイクルの期間においてのみバスアダプタタグ
一致をみるために検査される。タグ一致状態が存
在すると、フリツプフロツプ１４６がセツトさ
れ、次の第２サブサイクルで（中央プロセツサメ
モリ読出要求を入れるための機会を得た後）一致
したアドレスにおける無効ビツトがキヤツシユ書
込論理回路１５０（第２０図）により書込れる。
キヤツシユにおけるロケーシヨンを読出すことが
中央プロセツサにより引き続いて試みられるとキ
ヤツシユミス信号を発生させることを生じさせ、
前述のごとくキヤツシユが更新され得る。

このキヤツシユ動作サブサイクルを提供する結
果として、キヤツシユの書込みが（無効ビツトの
書込み、キヤツシユミスに応答してダブルワード
を更新するため、又は中央プロセツサの主メモリ
への書込みの後キヤツシユを更新するためのいず
れか）、中央プロセツサのメモリ読出動作に対し
て「区別されて」存在する。中央プロセツサはそ
のような書込みが行なわれる間決して待機するこ
とを要しない。特に、キヤツシユメモリを用いる
多くのデータ処理装置の回路配置とは相異なり、
キヤツシユミス後に中央プロセツサが動作を再開
できる前、更新するために従来のデータ処理装置
において要求される「無益な（dedicated）」キヤ
ツシユサイクルは存在しない。さらに中央プロセ
ツサはキヤツシユミス後に更新されたばかりのロ
ケーシヨンを即座に（次のマイクロ命令サイクル
で）読出すことができる。中央プロセツサが主メ
モリ書込動作を行つたばかりのロケーシヨンの読
出しを試みると、変則的なことが起り得るが、こ
の状況は中央プロセツサのマイクロプログラミン
グにおける適切な予防策により容易に回避され
る。

第２１図，第２２図及び第２３図のタイミング
チヤートを参照して以下に本発明のデータ処理装
置の動作について述べる。

先ず第２１図について述べると、この図面には
中央プロセツサのメモリ読出動作の事象につい示
してある。

中央プロセツサのメモリ読出マイクロ命令は時
間TAに始まり時間Ｔ２に至つて終る。LA反転
信号の立上り部（positive edge）において、ア
ドレスがメモリアドレスレジスタ５８（第３図）
からキヤツシユ２４へ送出されることが可能にさ
れる。T12信号が「低」である間、マルチプレク
サ１０２（第１３図）へのＡ入力信号が選択され
て中央プロセツサのインデツクスをキヤツシユア
ドレスラツチ回路１１４へ送出する。「アドレス
クロツク」（L1，LA）信号がL1パルスにおいて
「高」になり、ラツチ回路１１４からの中央プロ
セツサのインデツクスを伝送してキヤツシユスト
ア（第１４図）にアドレス指定する。このことに
応答してデータがデータ記憶部１２４から出力と
して存在し、信号Ｌ１，Ｌ２（80ナノ秒）の期間
において該データがデータラツチ回路１２６から
ラツチが外される。このデータは時間TAにおい
て中央プロセツサのメモリデータレジスタ５６
（第３図）にラツチされる。キヤツシユヒツトの
場合においては、中央プロセツサは中断されるこ
となく次のマイクロ命令サイクルへと動作が継続
する。

T12信号が「高」になりT12反転信号が「低」
になると、タグ選択マルチプレクサ１０４へのＡ
入力信号が（中央プロセツサのタグ）が選択さ
れ、そしてタグ選択ラツチ回路１１６へ伝送され
る。「タグクロツク反転」（反転Ｌ１，反転LA）
信号が比較器１３２（第１４図）へのタグ出力を
ラツチする。ラツチ回路１１４からの入力インデ
ツクスに応答して、記憶されたタグがデータの記
憶と同時点においてタグ記憶部１２０からの出力
として存在し、「タグラツチネーブル」（L0，L2）
信号の立ち下がり部が記憶されたタグを比較器１
３２へ送出する。比較器１３２のミスヒツト出力
信号はフリツプフロツプ１３０への入力信号であ
り、該信号はLA反転（ミスクロツク」）信号によ
りサンプルされる。キヤツシユミスの場合におい
て、フリツプフロツプ１３５（１５図）へ入力信
号であるキヤツシユミス信号がL0反転信号にお
いてSTCP信号を反転させる。

第２１図から判るように、キヤツシユミス信号
はキヤツシユデーータが中央プロセツサ１２のメ
モリデータレジスタへ既に送出された後において
のみ発生される。もしキヤツシユミスが存在しな
いならば、中央プロセツサはそのデータ処理を継
続する。もし、キヤツシユミスが存在するなら
ば、中央プロセツサはT0信号の後停止され得り
（第２３図との関連において後述する）、データは
中央プロセツサの動作が再開する前に主メモリ読
出動作により復活され得る。

第２２図について述べると、この図面にはキヤ
ツシユ検査及び無効動作について図解されてい
る。これらの動作はバスアダプタ（周辺装置プロ
セツサ）が主メモリへ書込むときのみ起動され
る。このような動作のためにバスアダプタは第１
６図及び第１７図に示した回路へMRBA信号を
送出し、該回路はBA優先信号及びBAイネーブ
ル信号を発生させる。BAイネーブル信号はTA
信号において「高」になる。主メモリ動作がT0
信号におけるサイクル１（C1）を始点として第１
５図に示した回路により起動される。メモリアク
セス制御信号BAC１が簡略記号BBAC１として
メモリ動作が開始するときラツチされる。Ｔ１及
びＴ２信号が「高」のとき、マルチプレクサ１０
２へのＢ入力（BAインデツクス）信号がラツチ
され、キヤツシユアドレス回路１１４へ出力され
る。「アドレスクロツク」（L1，LA）信号がBA
インデツクスをキヤツシユストア（第１４図）へ
出力する。中央プロセツサへはデータは全く伝送
されぬ。

T1及びT2反転信号が「高」になるとマルチプ
レクサ１０４へのＢ入力（BAタグ）信号が選択
され、選択されたBAタグ信号がタグ選択ラツチ
回路１１６へ伝送される。「タグクロツク反転」
（反転L1，反転LA）信号は比較器１３２へのタ
グ出力をラツチする。記憶したタグが「タグラツ
チイネーブル」（L0，L2）信号によりタグラツチ
回路１３４からラツチを外されて比較器１３４へ
送出される。ミス・ヒツトビツトは無効フリツプ
フロツプ１４６（第１４図）への入力であり、該
ビツトはL2時間における「無効クロツク」信号
によりサンプルされる。タグ一致状態において、
（通常は「高」である）INV反転出力信号が
「低」になる。

INV反転信号は第２０図に示したキヤツシユ
書込回路への入力であり、TA時間において書込
キヤツシユパルスが出力されるようにする。書込
キヤツシユパルスが入力として存在するとき、フ
リツプフロツプ１４６のINV出力信号が無効ビ
ツト記憶部１２２（第１４図）へのデータ入力と
して存在する。INV信号が書込れる時点のアド
レスはタグ一致状態が見出された時点のアドレス
と同じである、その理由としては、該アドレスが
BA主メモリ書込動作を通じてバツフア回路１０
６に維持されるからである（BAアドレスはメモ
リ動作が完了するまではそれ以上は入力され得
ず、複数のキヤツシユ動作サイクルの後入力され
得る）。実際には無効書込動作は主メモリ動作を
通じた各個のキヤツシユサイクルの間反復され得
ることが、このことは問題を生じさせぬ。無効書
込動作を包含する全BA主メモリ動作の間、中央
プロセツサの動作が継続してキヤツシユを読出す
ため各個のキヤツシユサイクルにおいてその機会
を得ることに留意されるべきである。もし或る中
央プロセツサの読出動作がキヤツシユミス状態を
結果として生じさせぬならば、中央プロセツサ
BA主メモリ動作の完了後までに停止されねばな
らず、もし他のBAメモリ動作が処理中でないな
らば、中央プロセツサは第１６図に示した回路に
よりメモリ動作の優先順位が与えられ得り、主メ
モリ読出及びキヤツシユ更新が進行できる。

第２３図にはキヤツシユミス及び更新について
示されている。キヤツシユミス反転信号は時間
L0（第１４図）において「低」になり、STCP反
転信号は時間Ｌ１（第１５図）において「低」に
なる。中央プロセツサ１２は時間T0の後停止さ
れる。主メモリ動作は時間T0におけるサイクル
１（Ｃ１）により起動される。主メモリ動作は３
つのサイクルから成り、メモリはサイクル１及び
２の間書込れ、サイクル３の間読出される。キヤ
ツシユミス後のキヤツシユストアを更新するキヤ
ツシユ書込パルスがラストサイクル（Ｃ３）の間
において発生されるが、その理由としては、主メ
モリがキヤツシユストアが書込れる前に読出され
ねばならぬからである。最後の主メモリサイクル
の期間キヤツシユミス反転信号は再び時間L0に
おいて「高」になり、STCP反転信号は時間L1に
おいて「高」になる。中央プロセツサがパルスＴ
１において再起動される。

中央プロセツサのメモリ書込のためにキヤツシ
ユ書込パルスがサイクル１及び２の期間時間TA
において出力として存在し、中央プロセツサがメ
モリ動作の開始後に再起動される。それゆえ中央
プロセツサ１２はサブサイクルＡの各個の期間キ
ヤツシユを読出すことができ、一方サブサイクル
Ｂの期間書込みキヤツシユ動作が継続する。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置を有する
データ処理装置システムの概略的な回路図、第２
図は第１図のデータ処理装置を通るデータおよび
アドレスの経路を示す図、第３図は第１図に示す
データ処理装置における中央プロセツサの本発明
に関連する部分を示す図、第４図〜第９図は本発
明に関連する種々のデータおよびアドレスのフオ
ーマツトを図解する図、第１０図は第１図に示し
た制御信号記憶装置の本発明に関係する部分を示
す図、第１１図は本発明のマスタクロツク回路を
示す図、第１２図は第１１図のマスタクロツク回
路により発生される基本的なシステムタイミング
信号を示す図、第１３図は本発明のアドレス指定
機能に関係するキヤツシユメモリの一部分を示す
図、第１４図は本発明のデータ記憶に関係するキ
ヤツシユの一部分を示す図、第１５図は本発明の
メモリ制御および他の制御機能に関係するキヤツ
シユの一部分を示す図、第１６図は本発明のメモ
リアクセス優先に関係する回路の一部分を示す
図、第１７図は周辺装置プロセツサのメモリ動作
用制御信号を発生するキヤツシユ回路を示す図、
第１８図は本発明のキヤツシユにおいて或る種の
制御記憶信号を用いることに関係したキヤツシユ
回路を示す図、第１９図は本発明の一実施例とし
ての主メモリを示す図、第２０図は本発明の一実
施例としてのキヤツシユ書込論理回路を示す図、
第２１図〜第２３図は本発明のデータ処理装置の
動作を部分的に示すタイミングチヤートである。 符号の説明、１０…データ処理装置、１２…中
央プロセツサ、１４…制御信号記憶装置、１６…
主メモリ、１８…メモリ制御装置、２０…マスタ
クロツク装置、２２…バスアダプタ、２４…キヤ
ツシユ、５４…データラツチ回路、５６…メモリ
データレジスタ、５８…メモリアドレスレジス
タ、６０…タイミング発生回路、６２…デコーダ
及びカウンタ。

Claims (1)

1. 【特許請求の範囲】 １ データを記憶するための主メモリと、データ
   を処理するためのプロセツサを含むデータ処理装
   置に含まれるキヤツシユメモリであつて、 前記キヤツシユメモリは、 前記主メモリ内に記憶されたデータの一部のコ
   ピーを記憶するキヤツシユ記憶手段と、 前記プロセツサからの読取りおよび書込み要求
   を受領しかつある要求に対応するアドレスをメモ
   リ・コントローラに与えるキヤツシユ制御手段
   と、 前記キヤツシユ制御手段の作動に応答して、前
   記メモリ・コントローラからのデータを前記キヤ
   ツシユ記憶手段に転送するキヤツシユ転送手段
   と、を含み、 前記メモリ・コントローラは、前記アドレスに
   応答して前記コントローラ、キヤツシユメモリお
   よび主メモリの制御動作のための出力を提供する
   コントローラ制御手段と、前記主メモリからの読
   取りデータをキヤツシユ記憶手段に転送しかつ前
   記プロセツサからの書込データを直接に主メモリ
   へ転送するコントローラ転送手段とを含み、 前記コントローラ制御手段は、第１のサブサイ
   クルと第２のサブサイクルとからなるキヤツシ
   ユ・メモリ動作サイクルを規定するタイミング手
   段を含み、 前記キヤツシユ制御手段およびコントローラ制
   御手段は、前記タイミング手段に応答して、第１
   のサブサイクルの間はプロセツサの読取り要求の
   みを受け入れて処理し、第２のサブサイクルの間
   は他のすべてのキヤツシユおよびメモリの作動要
   求の間の競合（conflict）を解決するように作動
   する、 ことを特徴とする、キヤツシユメモリ。 ２ 特許請求の範囲第１項に記載のキヤツシユ・
   メモリであつて、前記キヤツシユ制御手段は、第
   １のサブサイクルの間に単に受取つたプロセツサ
   データ書込み要求に応答して、対応する書込みア
   ドレスをコントローラに供給し、これにより、後
   続する第２のサブサイクルの間に、プロセツサか
   らのプロセツサ・データの前記メモリ・コントロ
   ーラを介して主メモリへの直接の書込み動作を開
   始させることを特徴とする、キヤツシユ・メモ
   リ。 ３ 特許請求の範囲第１項に記載のキヤツシユ・
   メモリであつて、前記キヤツシユ制御手段は、第
   １のサブサイクルの間に受取つた、キヤツシユ記
   憶手段内にあるコピーに含まれていないデータの
   プロセツサの読取り要求に応答して、応答する読
   取りアドレスをコントローラに供給し、これによ
   り、後続する第２のサブサイクルの間に、主メモ
   リから前記メモリ・コントローラを介してキヤツ
   シユ記憶手段への対応する読取り動作を開始させ
   ることを特徴とする、キヤツシユ・メモリ。 ４ 特許請求の範囲第３項に記載のキヤツシユ・
   メモリであつて、前記メモリ・コントローラ転送
   手段は更に、コントローラ制御手段の作動に応答
   して前記の対応する読取り動作中に主メモリから
   キヤツシユ記憶手段に与えられたデータをプロセ
   ツサへも直接に伝達するための手段を含んでいる
   ことを特徴とする、キヤツシユ・メモリ。 ５ 特許請求の範囲第１項に記載のキヤツシユ・
   メモリであつて、前記データ処理装置は１つ以上
   の周辺プロセツサを更に含み、かつ前記キヤツシ
   ユ・メモリは、 前記キヤツシユ制御手段内にあつて、周辺の読
   取りおよび書込みアドレスに応答して周辺プロセ
   ツサアドレスを前記コントローラに与える手段
   と、 前記コントローラ転送手段内にあつて、周辺プ
   ロセツサと主メモリとの間でデータを伝達する手
   段と、 を更に含み、 また前記コントローラ制御手段は更に周辺プロ
   セツサ・アドレスにも応答して周辺プロセツサと
   主メモリとの間でデータを対応して伝達するもの
   であることを特徴とする、キヤツシユ・メモリ。 ６ 特許請求の範囲第５項に記載のキヤツシユ・
   メモリであつて、前記キヤツシユ制御手段は、前
   記キヤツシユ記憶手段内にあるコピーに含まれて
   いるデータを参照する周辺アドレスに応答して、
   前記主メモリから前記キヤツシユ記憶手段に参照
   されたデータの新らしいコピーの読取りを開始さ
   せるために、前記コントローラ制御手段に出力を
   与えるものであることを特徴とする、キヤツシ
   ユ・メモリ。