JPH03297170A - 半導体装置及びそれを用いた論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野］ 本発明は１次元伝導によるエネルギーの量子化を利用し
た絶縁ゲート型（ＭＩＳ型）電界効果トランジスタを有
する半導体装置及びその電界効果トランジスタを用いた
論理回路に係り、特に非線形な特性を有するＭＩＳ型電
界効果トランジスタを有する半導体装置及びその電界効
果トランジスタを用いた論理回路に関する。 【従来の技術】 従来の電子の１次元伝導を利用したトランジスタはその
増大する移動度を利用するものがほとんどであり、その
不連続なエネルギー準位を制御して、新しい伝導特性を
実現したものはない。 電子の１次元伝導については、例えば、ジャパニーズ・
ジャーナル・オブ・アプライド・フイジクス、ボリュー
ム１９、ナンバー１２、デイセンバー、１９８０、ｐｐ
、Ｌ７３５−Ｌ７３８（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎ
ａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ、　ｖｏ
ｌ。 １９、　Ｎｏ、１２．　Ｄｅｃｅｍｂｅｒ、　１９８０
．　ｐｐ、Ｌ７３５−Ｌ７３８）に記載があり、１次元
伝導においては散乱が著しく抑制されるため移動度が増
大するとの指摘がある。 ［発明が解決しようとする課題］ 上記従来技術は１次元伝導における移動度の増大を利用
するものであり、その離散的なエネルギー準位を制御し
たものではなかった。 本発明の目的は、−次元伝導に起因する離散的なエネル
ギー準位を制御し、従来にはなかった新しい伝導特性を
実現したＭＩＳ型電界効果トランジスタを有する半導体
装置及びその電界効果トランジスタを用いた論理回路を
提供することにある。

【課題を解決するための手段］ 上記目的は、（１）第１導電型の半導体基板と、該半導
体基板表面に所定の間隔を置いて形成された、該第１導
電型と異なる導電型である第２導電型のソース、ドレイ
ン領域と、該ソース、ドレイン領域の間の該半導体基板
上にゲート絶縁膜を介して形成された第１のゲート電極
とからなる絶縁ゲート型電界効果トランジスタを有する
半導体装置において、上記第１のゲート電極の１部分に
絶縁膜を介して第２のゲート電極を配置したことを特徴
とする半導体装置、（２）上記１に記載の半導体装置に
おいて、上記第１のゲート電極の幅が０．１μｍ以下で
あることを特徴とする半導体装置、（３）上記１に記載
の半導体装置において、上記第１のゲート電極の幅は、
該第１のゲート電極により形成されるチャネルが電子の
１次元伝導を構成する幅としたことを特徴とする半導体
装置、（４）上記１．２又は３に記載の半導体装置にお
いて、上記第２ゲート電極の幅が０．１μｍ以下である
ことを特徴とする半導体装置、（５）第１導電型の半導
体基板と、該半導体基板表面に所定の間隔を置いて形成
された、該第１導電型と異なる導電型である第２導電型
のソース、ドレイン領域と、該ソース、ドレイン領域の
間にチャネルを形成するために該半導体基板上にゲート
絶縁膜を介して形成されたゲート電極とからなる絶縁ゲ
ート型電界効果トランジスタを有する半導体装置におい
て、上記チャネルを走行する電子のエネルギーの量子化
されたエネルギーレベルを制御する手段を有することを
特徴とする半導体装置、（６）上記５に記載の半導体装
置において、量子化されたエネルギーレベルの制御をｌ
ＩＡ＃膜を介在させて電気的に浮遊した第２のゲート電
極によって行うことを特徴とする半導体装置、（７）上
記５に記載の半導体装置において、上記ゲート電極の幅
は、該ゲート電極により形成されるチャネルが電子の１
次元伝導を構成する幅としたことを特徴とする半導体装
置、（８）上記５．６又は７に記載の半導体装置におい
て、上記チャネルのエネルギーレベルを制御される部分
のは、その長さが０．１μｍ以下であることを特徴とす
る半導体装置、（９）第１導電型の半導体基板と、該半
導体基板表面に所定の間隔を置いて形成された、該第１
導電型と異なる導電型である第２導電型のソース、ドレ
イン領域と、該ソース、ドレイン領域の間に形成された
チャネルとからなる絶縁ゲート型電界効果トランジスタ
を有する半導体装置において。 上記チャネルの１部分に絶縁膜を介してゲート電極を配
置したことを特徴とする半導体装置。 （１０）上記９に記載の半導体装置において、上記チャ
ネルの幅が０．１μｍ以下であることを特徴とする半導
体装置、（１１）上記９に記載の半導体装置において、
上記チャネルの幅は、該チャネルが電子の１次元伝導を
構成する幅としたことを特徴とする半導体装置、（１２
）上記９．１０又は１１に記載の半導体装置において、
上記ゲート電極の幅がＯ，１μｍ以下であることを特徴
とする半導体装置、（１３）第１導電型の半導体基板と
、該半導体基板表面に所定の間隔を置いて形成された、
該第１導電型と異なる導電型である第２導電型のソース
、ドレイン領域と、該ソース、トレイン領域の間の該半
導体基板上にゲート絶縁膜を介して設けた第１−のゲー
ト電極と、該第１のゲート電極の１部分に絶縁膜を介し
て設けた第２のゲート電極とからなるＭａゲート型電界
効果トランジスタを有し、上記第２のゲート電極とそれ
ぞれ抵抗を介して接続された２個の入力端子と。 上記ソース、ドレイン領域の一方と接続された出力端子
及び抵抗を介して接続された電源端子と、該ソース、ド
レイン領域の他方と接続された接地端子とを有すること
を特徴とする論理回路、（１４）第１導電型の半導体基
板と、該半導体基板表面に所定の間隔を置いて形成され
た、該第１導電型と異なる導電型である第２導電型のソ
ース、ドレイン領域と、該ソース、ドレイン領域の間に
チャネルを形成するために該半導体基板上にゲート絶縁
膜を介して設けたゲート電極と、該チャネルを走行する
電子のエネルギーの量子化されたエネルギーレベルを制
御する手段とからなる１１ｍゲート型電界効果トランジ
スタを有し、上記エネルギーレベルを制御する手段にそ
れぞれ抵抗を介して接続された２個の入力端子と、上記
ソース、ドレイン領域の一方と接続された出力端子及び
抵抗を介して接続された電源端子と、該ソース、ドレイ
ン領域の他方と接続された接地端子とを有することを特
徴とする論理回路、（１５）第１導電型の半導体基板と
、該半導体基板表面に所定の間隔を置いて形成された、
該第１導電型と異なる導電型である第２導電型のソース
、トレイン領域と、該ソース、ドレイン領域の間に設け
られたチャネルと、該チャネルの１部分に絶縁膜を介し
て設けられたゲート電極とからなる絶縁ゲート型電界効
果トランジスタを有し、上記ゲート電極にそれぞれ抵抗
を介して接続された２個の入力端子と、上記ソース、ド
レイン領域の一方と接続された出力端子及び抵抗を介し
て接続された電源端子と、該ソース、ドレイン領域の他
方と接続された接地端子とを有することを特徴とする論
理回路により達成される。 ［作用］ 本発明の詳細な説明するために本発明の電界効果トラン
ジスタの一例の平面図を第１図（ａ）に、そのＡＡ’線
断面図を第１図（ｂ）に示す。ソース領域１、ドレイン
領域２の間にチャネルを形成するための第１のゲート電
極３が設けられ、第１のゲート電極３の一部分の上に第
２のゲート電極４が設けられている。第１図における電
界効果トランジスタをＮ−ＭＯＳとして、以下議論を進
める。まず第１図において、第２のゲート電極４が無い
場合のドレイン電流、ゲート電圧特性を説明する。第１
のゲート電極に正の電位を与えてチャネルを形成すると
、第１のゲート電極の幅が十分に狭ければ低温において
は、１次元伝導に起因してエネルギーが量子化される。 第２図にそのときのチャネル８のエネルギー準位を示す
。１次元電子の場合、状態密度ＤＯ８１（Ｅ）は ＤＯ８，（Ｅ）ｃｃＥ−１７２ で与えられる。このとき第１ゲート下のポテンシャルを
井戸型ポテンシャルと仮定するとエネルギー準位の間隔
ΔＥは式（１）となる。 ΔＥ＝　　（２ｎ＋１）ｈ”／８ｍＷ２　　　（１）ｎ
はエネルギーのひくいバンドから数えた量子数、ｈはブ
ランク定数、ｍは電子の有効質量、Ｗはチャネル幅であ
る。 さて、ここで第１のゲート電圧を上げていく。 第１のゲート電圧が上昇するとチャネルにおける電子密
度は上がっていく。ところでフェルミエネルギーＥＦは
電子密度ｎｓによって次のように与えられる。 ＥＦ＝ｈ”ｎ５”７８ｍ すなわち、ゲート電圧を上げていくことは、電子のフェ
ルミエネルギーを上げていくことと等価である。第２図
を用いて説明するとゲート電圧を上げていくとフェルミ
エネルギーが上昇していく。 すなわち第２図において下からＥＦが上がっていく。Ｅ
Ｆが量子化されたエネルギー準位に一致すると電流が流
れる。さらにＥＦが増えると今度は電流は減少する。次
の量子化されたエネルギー準位に一致すると再び電流は
増加する。こうして、ＥＦが量子化されたエネルギー準
位に一致する時に電流値は極大値を取り、電流のゲート
電圧に対する依存性は第３図に示したものになる。 さて、次に電気的に浮遊した第２のゲート電極が設けら
れたものについて考える。第１図において第２のゲート
電極４に負の電位を与えると、第４図に示したように第
１のゲート電極３の周辺部の反転が抑えられ、第１のゲ
ート電極３の下に形成されるチャネル８の幅を狭くする
ことができる。 第４図（ａ）は第２のゲート電圧がＯ■のとき、第４図
（ｂ）は第２のゲート電圧が負電位のときのチャネル８
の幅を示す。すなわち、第２のゲート電極４によってチ
ャネル８の幅を変化させることが出来ることを意味する
。実際に、１０〜１５％の狭帯化が可能である。 ところで式（１）から判るようにチャネル幅を変えると
いうことはエネルギー準位の間隔を変えるということを
意味する。具体的にはチャネル幅が狭くなるとエネルギ
ー準位の間隔が広くなることになる。同じエネルギー準
位に着目するとエネルギーレベルが上がっていくことに
なる。第２のゲート電極に負の電位を与えてエネルギー
準位が上がると電流は流れない。さらに準位が上昇して
次のレベルに一致すると電流が流れる。従って本素子に
おける電流の第２のゲート電圧依存性は例えば、第５図
（ａ）、また、電流電圧特性は第５図（ｂ）のようにな
る。 【実施例］ 以下、本発明の一実施例を図面を用いて説明する。 実施例１ 第６図は、本発明の一実施例のＭＩＳ型電界効果トラン
ジスタを有する半導体装置の製造工程図である。比抵抗
１０Ω・国のｐ型Ｓｉ基板５に通常のＬＯＣＯ８法によ
り素子分離領域９を形成する。次いで、８５０℃、３０
分のドライ酸化法により１０ｎｍのゲート酸化膜６を形
成する。ゲート酸化膜６保護の目的でＣＶＤ法により５
０ｎｍ、の多結晶シリコン１ｏを堆積する。レジストを
１μｍの厚さで塗布し、写真蝕刻法で所定の部分、すな
わちソース領域１、ドレイン領域２のための２つのｎ拡
散層領域に開口部を設け、１２０に■の加速電圧で砒素
イオンを打ち込む。打ち込み量はｌＸｌ０”ｃｍ−”で
あった。勿論、これらの訂拡散層領域はリンイオンを用
いて形成しても構わない。９００℃、１０分の窒素雰囲
気中でのアニール工程を行う（第６図（ａ））。 次にＣＶＤ法により５０ｎｍの多結晶シリコンを堆積し
、８７５℃、２０分間のリンのデポジションを行う。そ
の後、写真蝕刻法とドライエツチングにより幅０．０８
μｍの細線状に多結晶シリコン膜を加工して第１のゲー
ト電極３とする（第６図（ｂ））。 次に層間絶縁膜７として、５０ｎｍの厚さにＰＳ　Ｇ　
（Ｐｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜
のシリコン酸化膜をＬＰＣＶＤ法により堆積する。次に
ＣＶＤ法により１１００ｎの多結晶シリコンを堆積し、
８７５℃、２０分間のリンのデポジションを行う。 その後、写真蝕刻法とドライエツチングにより先に形成
した細線状の第１ゲー１−の一部分をおおうような形状
に幅０．３μｍに多結晶シリコン股を加工して第２のゲ
ート電極４とする（第６図（Ｃ））。 その後、２００ｎｍの厚さにＰ　Ｓ　Ｇ　（Ｐｈｏｓｐ
ｈ。 Ｓｊ、１ｉｃａｔｅ　Ｇｌａｓｓ）膜等のシリコン酸化
膜７をＬＰＣＶＤ法により堆積し層間絶縁膜とし、写真
蝕刻法とドライエツチングによりコンタクトホールを開
口し、アルミ配線１１を施し、第６図（ｄ）のようにす
る。以上により第１図（ａ）に主要部の平面図、第１図
（ｂ）にそのＡＡ’線断面図を示す所望の半導体装置を
得た。 以上の結果得られた装置は第５図（ａ）、（ｂ）の如き
伝導特性を示した０本実施例においては、ｐ型基板を用
いたがすべての極性を変えればｎ型基板を用いたＰチャ
ネルＭＩＳ型電界効果トランジスタも実現できる。 実施例２ 実施例１と全く同様のプロセスによって第７図に示した
半導体装置を得た。実施例１との違いは第２のゲート電
極の幅が０．０５μｍになっており、エネルギー準位の
制御を受ける部分における電子はＯ次元に近いものにな
っており、その状態密度は第８図（ａ）のように完全に
不連続になっている。またこの部分における散乱の影響
が抑えられる結果、伝導がパリスティックに近いものに
なっている。なお、第８図（ｂ）には比較のため、第２
のゲート電極が上にない第１のゲート電極下の電子の状
態密度を示しておいた。その結果、本実施例においては
第９図に示すように実施例１よりも、振動を明確にする
ことができた。 実施例３ 第１０図は本発明の他の実施例のＭＩＳ型電界効果トラ
ンジスタを有する半導体装置の製造工程図である。比抵
抗１０Ω・■のＯ度オフｐ型Ｓｉ基板５に通常のＬＯＣ
Ｏ８法により素子分離領域（図示せず）を形成する。次
いで、レジストを１μｍの厚さで塗布し、写真蝕刻法と
ヒドラジンエツチングによって第１０図（ａ）に示した
形状を得た。勿論、ヒドラジンエツチングの代わりに、
面方位依存性のあるエツチング技術を用いても構わない
、要は、第１ｏ図（、）のような先の笑った形状を形成
することである。その後、レジストを１μｍの厚さで塗
布し、写真蝕刻法で所定の部分、すなわちチャネル領域
である第１０図（ａ）の中央の３角形の頂点部に開口部
を設け、閾値電圧制御の目的でリンイオンを４０ｋＶの
加速電圧で、ｌＸｌ０”ｃｍ−”だけ打ち込む。勿論、
この打ち込みは砒素イオンを用いても構わない。次いで
、ＣＶＤ法によりＳｉ０．６’　をデポジションする。 その後、レジストを１μｍの厚さで塗布し、写真蝕刻法
で所定の部分、すなわちソース領域１、ドレイン領域２
の２つの？拡散層領域に開口部を設け、１２０ｋＶの加
速電圧で砒素イオンを打ち込む。打ち込み量はＩＸＩＯ
１５ｃｍ−”であった。 勿論、これらのｎ拡散層領域はリンイオンを用いて形成
しても構わない。９００℃、１０分の窒素雰囲気中での
アニール工程により第１０図（ｂ）のようになる１次い
で１１００ｎの多結晶シリコンを堆積し、８７５℃、２
０分間のリンのデポジションを行う。その後、写真蝕刻
法とドライエツチングにより多結晶シリコン膜を加工し
て、幅０．３μｍの第２のゲート電極４とし、第１０図
（ｃ）の如くなった。その後、実施例１と同様の工程に
よりアルミ電極配線１７を施すと第１０図（ｄ）のよう
になった。 本実施例に依れば、３角形の頂点部にチャネルが形成さ
れる結果、実施例１よりも極狭いチャネルを形成するこ
とができるので、第５図に示したよりも明確な特性（振
動）を得ることができる。 本実施例においては、ｐ型基板を用いたがすべての極性
を変えればｎ型基板を用いたｐチャネルＭＩＳ型電界効
果トランジスタでも実現できる。 実施例４ 実施例３とまったく同様のプロセスによって第１１図に
示した半導体装置を得た。実施例３との違いは第２ゲー
トの幅が０．０５μｍになっており、エネルギー準位の
制御を受ける部分における電子はＯ次元に近いものにな
っており、その状態密度は第８図（ａ）のように完全に
不連続になっている。また散乱の影響が抑えられる結果
、伝導がパリスティックに近いものになっている。その
結果、本実施例においては実施例３よりも、振動を明確
にすることができた。 実施例５ 第１２図は実施例１〜４における半導体装置を用いてエ
クスクル−シブオア回路を構成した例の回路図である。 ２個の出力端子ＶＩＮＩ、Ｖ　Ｉ　Ｎ　２をそれぞれ抵
抗を介して第２のゲート電極４に接続し、出力端子Ｖｏ
ｕｔをソース１′又はドレイン２′の一方と接続し、電
源端子ＶＤを抵抗を介してソース１′又はドレイン２′
の一方と接続し、ソース１′又はドレイン２′の他方は
接地する。第１３図に示すような特性を保持した半導体
装置を用いた時、入力に対する出力は表１のようになり
、エクスクル−シブオアを構成することができた。 （以下余白） 表１ 【発明の効果】 以上、述べた本発明によれば、１次元伝導に起因して形
成される不連続なエネルギー準位の制御を利用し、第２
のゲート電極によって、ＭＩＳ型電界効果トランジスタ
の伝導度を周期的に変調させることができる。これは、
マクロなデバイスでは複雑な回路構成が必要とされる特
性を、微細なしかも単１の素子で実現するものである。 その意味で本発明は、将来のＬＳＩ等に有効となりうる
。

【図面の簡単な説明】

第１図（ａ）は本発明の電界効果トランジスタの一実施
例の平面図、第１図（ｂ）はそのＡＡ’線断面図、第２
図はエネルギー準位を示す図、第３図は１次元チャネル
ＭＯ８型電界効果トランジスタの電圧電流特性を示す図
、第４図は第２のゲート電極の働きを説明するための素
子の断面図、第５図は電流の第２のゲート電圧依存性を
示す図及び電圧電流特性を示す図、第６図は実施例１の
電界効果トランジスタの製造工程図、第７図は実施例２
の電界効果トランジスタの断面図、第８図はＯ次元と１
次元の状態密度を示す図、第９図は実施例２の電界効果
トランジスタの特性を示す図、第１０図は実施例３の電
界効果トランジスタ製造工程を示す図、第１１図は実施
例４の電界効果トランジスタの断面図、第１２図は本発
明によって構成したエクスクル−シブオア回路図、第１
３図はエクスクル−シブオア回路を実現したときの半導
体装置の特性図である。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、該半導体基板表面に所
   定の間隔を置いて形成された、該第１導電型と異なる導
   電型である第２導電型のソース、ドレイン領域と、該ソ
   ース、ドレイン領域の間の該半導体基板上にゲート絶縁
   膜を介して形成された第１のゲート電極とからなる絶縁
   ゲート型電界効果トランジスタを有する半導体装置にお
   いて、上記第１のゲート電極の１部分に絶縁膜を介して
   第２のゲート電極を配置したことを特徴とする半導体装
   置。 ２、請求項１に記載の半導体装置において、上記第１の
   ゲート電極の幅が０．１μｍ以下であることを特徴とす
   る半導体装置。 ３、請求項１に記載の半導体装置において、上記第１の
   ゲート電極の幅は、該第１のゲート電極により形成され
   るチャネルが電子の１次元伝導を構成する幅としたこと
   を特徴とする半導体装置。 ４、請求項１、２又は３に記載の半導体装置において、
   上記第２ゲート電極の幅が０．１μｍ以下であることを
   特徴とする半導体装置。 ５、第１導電型の半導体基板と、該半導体基板表面に所
   定の間隔を置いて形成された、該第１導電型と異なる導
   電型である第２導電型のソース、ドレイン領域と、該ソ
   ース、ドレイン領域の間にチャネルを形成するために該
   半導体基板上にゲート絶縁膜を介して形成されたゲート
   電極とからなる絶縁ゲート型電界効果トランジスタを有
   する半導体装置において、上記チャネルを走行する電子
   のエネルギーの量子化されたエネルギーレベルを制御す
   る手段を有することを特徴とする半導体装置。 ６、請求項５に記載の半導体装置において、量子化され
   たエネルギーレベルの制御を絶縁膜を介在させて電気的
   に浮遊した第２のゲート電極によって行うことを特徴と
   する半導体装置。 ７、請求項５に記載の半導体装置において、上記ゲート
   電極の幅は、該ゲート電極により形成されるチャネルが
   電子の１次元伝導を構成する幅としたことを特徴とする
   半導体装置。 ８、請求項５、６又は７に記載の半導体装置において、
   上記チャネルのエネルギーレベルを制御される部分のは
   、その長さが０．１μｍ以下であることを特徴とする半
   導体装置。 ９、第１導電型の半導体基板と、該半導体基板表面に所
   定の間隔を置いて形成された、該第１導電型と異なる導
   電型である第２導電型のソース、ドレイン領域と、該ソ
   ース、ドレイン領域の間に形成されたチャネルとからな
   る絶縁ゲート型電界効果トランジスタを有する半導体装
   置において、上記チャネルの１部分に絶縁膜を介してゲ
   ート電極を配置したことを特徴とする半導体装置。 １０、請求項９に記載の半導体装置において、上記チャ
   ネルの幅が０．１μｍ以下であることを特徴とする半導
   体装置。 １１、請求項９に記載の半導体装置において、上記チャ
   ネルの幅は、該チャネルが電子の１次元伝導を構成する
   幅としたことを特徴とする半導体装置。 １２、請求項９、１０又は１１に記載の半導体装置にお
   いて、上記ゲート電極の幅が０．１μｍ以下であること
   を特徴とする半導体装置。 １３、第１導電型の半導体基板と、該半導体基板表面に
   所定の間隔を置いて形成された、該第１導電型と異なる
   導電型である第２導電型のソース、ドレイン領域と、該
   ソース、ドレイン領域の間の該半導体基板上にゲート絶
   縁膜を介して設けた第１のゲート電極と、該第１のゲー
   ト電極の１部分に絶縁膜を介して設けた第２のゲート電
   極とからなる絶縁ゲート型電界効果トランジスタを有し
   、上記第２のゲート電極とそれぞれ抵抗を介して接続さ
   れた２個の入力端子と、上記ソース、ドレイン領域の一
   方と接続された出力端子及び抵抗を介して接続された電
   源端子と、該ソース、ドレイン領域の他方と接続された
   接地端子とを有することを特徴とする論理回路。 １４、第１導電型の半導体基板と、該半導体基板表面に
   所定の間隔を置いて形成された、該第１導電型と異なる
   導電型である第２導電型のソース、ドレイン領域と、該
   ソース、ドレイン領域の間にチャネルを形成するために
   該半導体基板上にゲート絶縁膜を介して設けたゲート電
   極と、該チャネルを走行する電子のエネルギーの量子化
   されたエネルギーレベルを制御する手段とからなる絶縁
   ゲート型電界効果トランジスタを有し、上記エネルギー
   レベルを制御する手段にそれぞれ抵抗を介して接続され
   た２個の入力端子と、上記ソース、ドレイン領域の一方
   と接続された出力端子及び抵抗を介して接続された電源
   端子と、該ソース、ドレイン領域の他方と接続された接
   地端子とを有することを特徴とする論理回路。 １５、第１導電型の半導体基板と、該半導体基板表面に
   所定の間隔を置いて形成された、該第１導電型と異なる
   導電型である第２導電型のソース、ドレイン領域と、該
   ソース、ドレイン領域の間に設けられたチャネルと、該
   チャネルの１部分に絶縁膜を介して設けられたゲート電
   極とからなる絶縁ゲート型電界効果トランジスタを有し
   、上記ゲート電極にそれぞれ抵抗を介して接続された２
   個の入力端子と、上記ソース、ドレイン領域の一方と接
   続された出力端子及び抵抗を介して接続された電源端子
   と、該ソース、ドレイン領域の他方と接続された接地端
   子とを有することを特徴とする論理回路。