JPH02280381A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02280381A JPH02280381A JP10031089A JP10031089A JPH02280381A JP H02280381 A JPH02280381 A JP H02280381A JP 10031089 A JP10031089 A JP 10031089A JP 10031089 A JP10031089 A JP 10031089A JP H02280381 A JPH02280381 A JP H02280381A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、絶縁膜にに形成された半導体膜に電界効果
トランジスタを形成した半導体膜置に関し、特にトラン
ジスタ特性の改善を図った半導体膜置に関する。
トランジスタを形成した半導体膜置に関し、特にトラン
ジスタ特性の改善を図った半導体膜置に関する。
（従来の技術）
近年、絶縁膜−Ｙに形成されたシリコン膜（ＳＱｌｌｌ
ｌ、 ３ｉ１ｉｃｏｔ）Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）にＭＯＳ型のトランジスタを形成する技術が開発され
ている。８０１１１０上に形成されたトランジスタは、
ラッチアップフリー、低浮遊容量等の優れた特性を備え
た素子である。このようなトランジスタにあって、特に
動作状態においてチャネル領域を１べて空乏化できるよ
うにＳＯＩｇｌを薄く形成すると、バンチスルー耐性の
向上、短チせネル効果の減少等の特性が得られることが
知られている（ＩＥＤＭ、 Ｔｅｃｂｎｉｃａｌ Ｄ
ｉａｅｓｔ 、 Ｐ、 １０７．１９８２）。
ｌ、 ３ｉ１ｉｃｏｔ）Ｏｎ Ｉｎ５ｕｌａｔｏｒ
）にＭＯＳ型のトランジスタを形成する技術が開発され
ている。８０１１１０上に形成されたトランジスタは、
ラッチアップフリー、低浮遊容量等の優れた特性を備え
た素子である。このようなトランジスタにあって、特に
動作状態においてチャネル領域を１べて空乏化できるよ
うにＳＯＩｇｌを薄く形成すると、バンチスルー耐性の
向上、短チせネル効果の減少等の特性が得られることが
知られている（ＩＥＤＭ、 Ｔｅｃｂｎｉｃａｌ Ｄ
ｉａｅｓｔ 、 Ｐ、 １０７．１９８２）。
このようなトランジスタとしては、例えば第５図に示す
ような構造のものがある。
ような構造のものがある。
第５図はＳ ＯＩ ＦＪ上に形成されたＭＯＳ型のＮチ
１？ネルトランジスタの構造を示す断面図である。
１？ネルトランジスタの構造を示す断面図である。
第５図において、シリコン重板１には８１０２からなる
絶縁膜２が形成され、この絶縁膜２上には数百Ａ程度に
薄膜化されたＰ型の単結晶シリコン膜からなるＳｏｌ膜
３が形成されている。このＳＯ［膜３上には、ゲート酸
化膜４を介してゲート電極５が形成され、このゲート電
極５を挾み込むようにＳｏｌ膜３中にｎ＋型の不純物拡
散領域からなるソース領域６及びドレイン領域７が形成
されている。これらのソース領域６及びドレイン領１７
間のＳｏｌ膜３中には、チャネル領域８が形成される。
絶縁膜２が形成され、この絶縁膜２上には数百Ａ程度に
薄膜化されたＰ型の単結晶シリコン膜からなるＳｏｌ膜
３が形成されている。このＳＯ［膜３上には、ゲート酸
化膜４を介してゲート電極５が形成され、このゲート電
極５を挾み込むようにＳｏｌ膜３中にｎ＋型の不純物拡
散領域からなるソース領域６及びドレイン領域７が形成
されている。これらのソース領域６及びドレイン領１７
間のＳｏｌ膜３中には、チャネル領域８が形成される。
このチャネル領域８はＳＯＩ膜３がｉｕｑ化されている
ために、動作状態においてすべて空乏化される。
ために、動作状態においてすべて空乏化される。
このような構造にあっては、ＳＯＴＯｓＯ４膜化にとし
なってドレイン領域７の膜厚も薄くなる。
なってドレイン領域７の膜厚も薄くなる。
これにより、トレイン領域７とチャネルｆｒ４ｉｉ１８
との境界近傍には電界が集中して高電界となる。
との境界近傍には電界が集中して高電界となる。
このため、ドレイン電流はトレイン電圧とともに忌激に
増大層ることになり、ドレイン破壊が生じ易くなる。こ
の結果、ドレイン電流の増大を抑制するために、ドレイ
ン電圧が著しく制限されることになり、動作速度の低下
等の特性の低十を招いていた。
増大層ることになり、ドレイン破壊が生じ易くなる。こ
の結果、ドレイン電流の増大を抑制するために、ドレイ
ン電圧が著しく制限されることになり、動作速度の低下
等の特性の低十を招いていた。
（発明が解決しようとする課題）
上記したように、薄膜化されたＳＯｒ膜に形成されたト
ランジスタにあっては、ドレイン領域がチャネル領域と
ともに薄膜化されて形成されでいた。このため、チャネ
ル領域とドレイン領域との境界近傍に電界が集中して、
ドレイン耐圧が低下するといった不具合を１Ｇいていた
。
ランジスタにあっては、ドレイン領域がチャネル領域と
ともに薄膜化されて形成されでいた。このため、チャネ
ル領域とドレイン領域との境界近傍に電界が集中して、
ドレイン耐圧が低下するといった不具合を１Ｇいていた
。
そこで、この発明は、上記に鑑みてなされたしのであり
、その目的とするところは、Ｓ ０１ ｆｌｔＡに形成
された電界効果トランジスタのドレイン耐圧を向１−さ
せた半導体膜置を提供することにある。
、その目的とするところは、Ｓ ０１ ｆｌｔＡに形成
された電界効果トランジスタのドレイン耐圧を向１−さ
せた半導体膜置を提供することにある。
［発明の効果］
（課題を解決するための手段）
上記目的を達成するために、絶縁膜トに形成された半導
体膜に所定距離だけ離間して設けられた一対の高濃度不
純物領域からなるソース領域及びドレイン領域と、この
両ｆｌ’ｉ域に挾まれたチャネル領域十に絶縁膜を介し
て形成されたゲート電極とを備えた半導体膜置において
、この発明は、前記チャネル領域の厚さをチャネル領域
の空乏化最大距離以下に形成し、前記トレイン領域を前
記チャネル領域よりも厚く形成し、前記チャネル領域と
ドレイン領域間に幅を前記空乏化最大距離以下とし、前
記チャネル領域と同等もしくは同等以上でトレイン領域
よりち低８′：Ｊ度の不純物ＩＩを右する領域を設けた
ことを要旨とする。
体膜に所定距離だけ離間して設けられた一対の高濃度不
純物領域からなるソース領域及びドレイン領域と、この
両ｆｌ’ｉ域に挾まれたチャネル領域十に絶縁膜を介し
て形成されたゲート電極とを備えた半導体膜置において
、この発明は、前記チャネル領域の厚さをチャネル領域
の空乏化最大距離以下に形成し、前記トレイン領域を前
記チャネル領域よりも厚く形成し、前記チャネル領域と
ドレイン領域間に幅を前記空乏化最大距離以下とし、前
記チャネル領域と同等もしくは同等以上でトレイン領域
よりち低８′：Ｊ度の不純物ＩＩを右する領域を設けた
ことを要旨とする。
（作用）
ト記構成において、この発明は、チャネル領域よりも厚
く形成されたドレイン領域により、ドレイン領域側のチ
ャネルでの電界の集中を緩和するようにしている。また
、チャネル領域とドレイン領域間に形成されたチャンネ
ル領域と同等もしくしＪそれ以上でドレイン領域の不純
物濃度以下の不純物濃度を有する領域により、ドレイン
領域に発生する正孔の蓄積及び、ドレイン領域における
不純物のチャネル領域への侵入を防止して、ドレイン領
１或側のチャネル領域での電界の集中をより−Ｘｉ緩和
するようにしている。
く形成されたドレイン領域により、ドレイン領域側のチ
ャネルでの電界の集中を緩和するようにしている。また
、チャネル領域とドレイン領域間に形成されたチャンネ
ル領域と同等もしくしＪそれ以上でドレイン領域の不純
物濃度以下の不純物濃度を有する領域により、ドレイン
領域に発生する正孔の蓄積及び、ドレイン領域における
不純物のチャネル領域への侵入を防止して、ドレイン領
１或側のチャネル領域での電界の集中をより−Ｘｉ緩和
するようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例を示づ半導体膜］と１の構
造を示す断面図である。同図に示寸実施例ｔ、先、この
発明を８０１摸十に形成されたＭＯＳ型のＮチ１７ネル
トランジスタに適用し／ｊものである。
造を示す断面図である。同図に示寸実施例ｔ、先、この
発明を８０１摸十に形成されたＭＯＳ型のＮチ１７ネル
トランジスタに適用し／ｊものである。
第１図において、単結晶シリコン基板１１−１ ｋは凸
部を有するＳｉＣ＞＋ｌ！Ｊからなる絶縁膜１２が形成
されており、この絶縁ＩＱ１２上にＰ型の単結晶シリコ
ンからなるＳｏｌ膜１３が形成されている。
部を有するＳｉＣ＞＋ｌ！Ｊからなる絶縁膜１２が形成
されており、この絶縁ＩＱ１２上にＰ型の単結晶シリコ
ンからなるＳｏｌ膜１３が形成されている。
Ｓｏｌ嘆１３の前記絶縁膜１２の凸部上にはゲート酸化
膜１４を介してゲート電極１５が形成されている。また
、Ｓ○■膜１３には、ゲート電極１５下のチャネル領域
１６を挾んで対向するように、不純物拡散層からなるド
レイン領域１７及びソース領域１８が形成されている。
膜１４を介してゲート電極１５が形成されている。また
、Ｓ○■膜１３には、ゲート電極１５下のチャネル領域
１６を挾んで対向するように、不純物拡散層からなるド
レイン領域１７及びソース領域１８が形成されている。
さらに、チャネル領域１６とドレイン領域１７間には、
ドレイン領域１７と接するように領域１９が設けられて
いる。
ドレイン領域１７と接するように領域１９が設けられて
いる。
このような構造において、チャネル領域１６は、その厚
さＴ１が次式に示すように設定されている。
さＴ１が次式に示すように設定されている。
Ｔ１≦２［εφＦ／（ＱＮＳ）］’
ここで、εは誘電率、φＦはフェルミエネルギー（ｅ
Ｖ）、Ｑは電子の基本電荷量（クーロン）、Ｎｓは不純
物濃度（ｃｍ４）である。
Ｖ）、Ｑは電子の基本電荷量（クーロン）、Ｎｓは不純
物濃度（ｃｍ４）である。
上式において、その右辺はチャネル領域１６が動作状態
の場合にすべて空乏化できる最大の厚さを示す値（空乏
化最大距離）である。したがって、チャネル領域１６の
厚さを上式において規定することにより、動作状態にお
いてチャネル領域１６はすべて空乏化される。これによ
り、良好なスイッヂング特性が得られる。
の場合にすべて空乏化できる最大の厚さを示す値（空乏
化最大距離）である。したがって、チャネル領域１６の
厚さを上式において規定することにより、動作状態にお
いてチャネル領域１６はすべて空乏化される。これによ
り、良好なスイッヂング特性が得られる。
ドレイン領域１７及びソース領域１８は、その厚さをＴ
２とすると、 Ｔ２ ＞ＴＩ となるように設定されている。すなわち、ドレイン領域
１７は、チャネル領域１６よりも厚く形成されている。
２とすると、 Ｔ２ ＞ＴＩ となるように設定されている。すなわち、ドレイン領域
１７は、チャネル領域１６よりも厚く形成されている。
これにより、ドレイン領域がチャネル領域と同様に薄膜
化されていた従来構造に比べて、チャネル領域１６とド
レイン領域１７との境界領域における電界の集中を緩和
することが可能となる。この結果、ドレイン電流が急激
に増大するドレイン電圧が高くなり、ドレイン破壊電圧
が」電界することになる。
化されていた従来構造に比べて、チャネル領域１６とド
レイン領域１７との境界領域における電界の集中を緩和
することが可能となる。この結果、ドレイン電流が急激
に増大するドレイン電圧が高くなり、ドレイン破壊電圧
が」電界することになる。
チャネル領域１６とドレイン領域１７との間に設けられ
た領域１９は、チャネル領域１６とほぼ同等の不純物濃
度を有しており、ドレイン領域１７と同等の厚さで幅Ｗ
が次式で示すように設定されている。
た領域１９は、チャネル領域１６とほぼ同等の不純物濃
度を有しており、ドレイン領域１７と同等の厚さで幅Ｗ
が次式で示すように設定されている。
０＜Ｗ≦２［εφＦ／（ＱＮＳ）］’
このように領域１９は、その幅Ｗが前述したチャネル領
域を動作状態においてすべて空乏化できる最大幅よりも
狭くなるように設定されている。ずなわら、Ｔ２の厚さ
の５ＯＩＩｌ１１３中にあってドレイン領域１７を形成
するＮ型の高１１度不純物領域と領域１９との境界は、
ＳＯＩ膜１３の厚さがＴ１からＴ２に変わる境界よりも
上式で規定されるＷの幅だけドレイン領ＩＩ！１７側に
位置する。
域を動作状態においてすべて空乏化できる最大幅よりも
狭くなるように設定されている。ずなわら、Ｔ２の厚さ
の５ＯＩＩｌ１１３中にあってドレイン領域１７を形成
するＮ型の高１１度不純物領域と領域１９との境界は、
ＳＯＩ膜１３の厚さがＴ１からＴ２に変わる境界よりも
上式で規定されるＷの幅だけドレイン領ＩＩ！１７側に
位置する。
ここで、上述したような領Ｍ１９が、チャネル領域１６
とドレイン（［１７どの間に存在しない場合には、薄膜
化されて不純物ａｍが低いチャネル領域１６に接して不
純物濃度が濃く厚いドレイン領域１７が形成されること
になる。このような場合には、ドレイン領１１ｉ１２１
７の高濃度の不純物が熱拡散等によりチャネル領域１６
内に侵入し易くなる。チャネル領域１６内にドレイン領
域１７の不純物が侵入すると、チャネル領域１６が７７
９膜化されているため、チャネル領域１６におけるドレ
イン領域１７とチャネル領域１６との境界近傍の不純物
濃度が高くなる。これにより、チャネル領域１６のドレ
イン領域１７側における不純物分布の変化が大きくなる
。このため、チャネル領ｌ１１１６とドレイン領域１７
との境界において、電界が集中し易くなり、ドレイン耐
圧の低下を招くことになる。
とドレイン（［１７どの間に存在しない場合には、薄膜
化されて不純物ａｍが低いチャネル領域１６に接して不
純物濃度が濃く厚いドレイン領域１７が形成されること
になる。このような場合には、ドレイン領１１ｉ１２１
７の高濃度の不純物が熱拡散等によりチャネル領域１６
内に侵入し易くなる。チャネル領域１６内にドレイン領
域１７の不純物が侵入すると、チャネル領域１６が７７
９膜化されているため、チャネル領域１６におけるドレ
イン領域１７とチャネル領域１６との境界近傍の不純物
濃度が高くなる。これにより、チャネル領域１６のドレ
イン領域１７側における不純物分布の変化が大きくなる
。このため、チャネル領ｌ１１１６とドレイン領域１７
との境界において、電界が集中し易くなり、ドレイン耐
圧の低下を招くことになる。
しかしながら、この実施例にあっては、チャネル領域１
６と同等の低濃度の領域１９が、チャネル領１ｔｔ１６
とドレイン領域１７との間に設けられているため、トレ
イン領域１７における不純物が熱拡散等によりチャネル
領域１６側に拡散しても、不純物は低濃度の領域１つ内
にとどまり、チャネル領域１６内に侵入することはなく
なる。これにより、チャネル領域１６とドレイン領域１
７との境界付近に電界が集中することは緩和され、領域
１９が存在しない場合に比べて、トレイン破壊電圧はよ
り一層高められる。
６と同等の低濃度の領域１９が、チャネル領１ｔｔ１６
とドレイン領域１７との間に設けられているため、トレ
イン領域１７における不純物が熱拡散等によりチャネル
領域１６側に拡散しても、不純物は低濃度の領域１つ内
にとどまり、チャネル領域１６内に侵入することはなく
なる。これにより、チャネル領域１６とドレイン領域１
７との境界付近に電界が集中することは緩和され、領域
１９が存在しない場合に比べて、トレイン破壊電圧はよ
り一層高められる。
また、領域１つはその幅がチャネル領域をすべて空乏化
できる最大幅よりも狭くなるように設定されているので
、ドレイン領１ｅ！１７に発生する正孔がこの領域１９
に蓄積されるということはなくなる。このため、この領
Ｉａ１９が厚く形成されて正孔が蓄積された場合に生じ
る特性の変化を招くことはない。
できる最大幅よりも狭くなるように設定されているので
、ドレイン領１ｅ！１７に発生する正孔がこの領域１９
に蓄積されるということはなくなる。このため、この領
Ｉａ１９が厚く形成されて正孔が蓄積された場合に生じ
る特性の変化を招くことはない。
次に、上述したような構造の半導体膜置の製造方法を、
第２図（ａ ）〜（（１）に示す製ｍＩ程断面図を参照
して説明する。
第２図（ａ ）〜（（１）に示す製ｍＩ程断面図を参照
して説明する。
なお、第２図に示す製造方法においては、製造方法を簡
単にするために、ドレイン領域側に形成されるのと同様
な領域１つをソース領域側にも形成している。このよう
に、ドレイン領域側に形成する領域１９と同様の領域を
ソース領域側に形成することによって、この発明におけ
る実施例の効果が損われることはなく、また、特性が劣
化することもない。
単にするために、ドレイン領域側に形成されるのと同様
な領域１つをソース領域側にも形成している。このよう
に、ドレイン領域側に形成する領域１９と同様の領域を
ソース領域側に形成することによって、この発明におけ
る実施例の効果が損われることはなく、また、特性が劣
化することもない。
まず、面方位を（１００）とするＰ型の単結晶シリコン
基板１１１にＳｉＯ２からなる絶縁膜１２をＣＶＤ法に
より１．５μＩ程度の厚さに堆積形成する。続いて、こ
の絶縁膜１２上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、絶縁膜１２
に３０００Ａ程度の深さの凹部２１を反応性イオンエツ
チング（ＲＩＥ）法により所定距離離間して形成する。
基板１１１にＳｉＯ２からなる絶縁膜１２をＣＶＤ法に
より１．５μＩ程度の厚さに堆積形成する。続いて、こ
の絶縁膜１２上にレジストパターン（図示せず）を形成
し、このレジストパターンをマスクとして、絶縁膜１２
に３０００Ａ程度の深さの凹部２１を反応性イオンエツ
チング（ＲＩＥ）法により所定距離離間して形成する。
形成慢、絶縁膜１２上にマスクとして形成されたレジス
トパターンを除去する（第２図（ａ））。
トパターンを除去する（第２図（ａ））。
次に、全面に多結晶シリコンを８０００Ａ程度の厚さに
堆積し、多結晶シリコン膜２２を形成する。続いて、こ
の多結晶シリコン膜２２上に５ｉ０２からなる保護膜２
３をＣＶＤ法によって５゜００Ａ程度の厚さに堆積形成
づる。その後、電子ビーム２４の走査によるビームアニ
ール処理を、電子ビームの加速エネルギーを１２ＫａＶ
程度。
堆積し、多結晶シリコン膜２２を形成する。続いて、こ
の多結晶シリコン膜２２上に５ｉ０２からなる保護膜２
３をＣＶＤ法によって５゜００Ａ程度の厚さに堆積形成
づる。その後、電子ビーム２４の走査によるビームアニ
ール処理を、電子ビームの加速エネルギーを１２ＫａＶ
程度。
ビーム電流を６１１１Δ程度の条件の下で行なう。これ
により、多結晶シリ：ｌン膜２２を溶融再結晶化させて
単結晶化し、単結晶シリコン股２５を形成する（第２図
（ｂ））。なお、第２図（ｂ）において、領域２６は多
結晶シリコンの溶融領域を示している。
により、多結晶シリ：ｌン膜２２を溶融再結晶化させて
単結晶化し、単結晶シリコン股２５を形成する（第２図
（ｂ））。なお、第２図（ｂ）において、領域２６は多
結晶シリコンの溶融領域を示している。
次に、保護膜２３をフッ化アンモニウム水溶液により溶
融除去する。続いて、単結晶シリコン膜２５の表面を１
０００℃程度の温度で水素燃焼酸化により酸化して酸化
膜（図示せず）を形成する。
融除去する。続いて、単結晶シリコン膜２５の表面を１
０００℃程度の温度で水素燃焼酸化により酸化して酸化
膜（図示せず）を形成する。
ひき続いて、単結晶シリコンＦ！２５中にＰ型の不純物
を低濃度に導入した後、単結晶シリコン膜２５上に形成
された酸化膜をフッ化アンモニウム水溶液で除去する。
を低濃度に導入した後、単結晶シリコン膜２５上に形成
された酸化膜をフッ化アンモニウム水溶液で除去する。
これにより、絶縁膜１２の凸部上の膜厚が薄膜化された
Ｐ型の単結晶シリコンからなる８０１ＦＡ１３が形成さ
れる。ここで、絶縁膜１２における凸部トのチャネル領
域１６となるＳＯＴ膜１３の膜厚は６００人程度であり
、絶縁膜１２における四部」−のドレイン及びソースの
形成予定領域となるＳｏｌ膜１３の膜厚は３６００人程
度である（第２図（Ｃ））。
Ｐ型の単結晶シリコンからなる８０１ＦＡ１３が形成さ
れる。ここで、絶縁膜１２における凸部トのチャネル領
域１６となるＳＯＴ膜１３の膜厚は６００人程度であり
、絶縁膜１２における四部」−のドレイン及びソースの
形成予定領域となるＳｏｌ膜１３の膜厚は３６００人程
度である（第２図（Ｃ））。
次に、Ｓ ＯＩ ＩＩＱ １３ 、ｈ−にレジストパタ
ーン（図示せず）を形成し、このレジストパターンをマ
スクとして、素子形成予定領域外の５ＯｉｌｌＱ１３を
ＲＩＥ法により除去する。その後、９００℃程度の温鳴
で熱酸化処理を行ない、２００人程度の厚さの５ｉＯｚ
からなるゲート酸化膜１４をＳＯＩ膜１膜上３上成する
。この時に、５ＯＩＩＩ１３の表面が酸化され、ＳＯＩ
膜１３の膜厚が１００Ａ程度減少する（第２図（ｄ））
。
ーン（図示せず）を形成し、このレジストパターンをマ
スクとして、素子形成予定領域外の５ＯｉｌｌＱ１３を
ＲＩＥ法により除去する。その後、９００℃程度の温鳴
で熱酸化処理を行ない、２００人程度の厚さの５ｉＯｚ
からなるゲート酸化膜１４をＳＯＩ膜１膜上３上成する
。この時に、５ＯＩＩＩ１３の表面が酸化され、ＳＯＩ
膜１３の膜厚が１００Ａ程度減少する（第２図（ｄ））
。
次いで、全面に多結晶シリコン膜を堆積形成した後、絶
縁膜１２の凸部の幅より最大で２Ｗ （Ｗは前述した式
で規定される）だけ広いレジストパターン（図示せず）
を形成し、このレジストパターンをマスクとして、前記
堆積形成された多結晶シリコン膜及びゲート絶縁膜１４
をＲＩＥ法よりエツチング除去する。これにより、絶縁
膜１２の凸部の幅より長い多結晶シリコンからなるゲー
ト電極１５を形成する（第２図（ｅ））。
縁膜１２の凸部の幅より最大で２Ｗ （Ｗは前述した式
で規定される）だけ広いレジストパターン（図示せず）
を形成し、このレジストパターンをマスクとして、前記
堆積形成された多結晶シリコン膜及びゲート絶縁膜１４
をＲＩＥ法よりエツチング除去する。これにより、絶縁
膜１２の凸部の幅より長い多結晶シリコンからなるゲー
ト電極１５を形成する（第２図（ｅ））。
次いで、Ｎ型の不純物となるリンを、加速エネルギー２
００ＫｅＶ１ドーズｍ １ ｘ １０１５ｃｍ−２の条
件の下でイオン注入してＳＯＩ膜１３に導入する。これ
により、ゲート電極１５を挾むようにＳｏｌ膜１３にド
レイン領域１７とソース領域１８を形成する。この時に
、前述したようにゲート電極１５の長さ（Ｌ ）は絶縁
膜１２の凸部の幅よりも２Ｗだけ長いため、リンイオン
は絶縁膜１２の凸部近傍のＳＯｆ膜１３にまでは導入さ
れない。
００ＫｅＶ１ドーズｍ １ ｘ １０１５ｃｍ−２の条
件の下でイオン注入してＳＯＩ膜１３に導入する。これ
により、ゲート電極１５を挾むようにＳｏｌ膜１３にド
レイン領域１７とソース領域１８を形成する。この時に
、前述したようにゲート電極１５の長さ（Ｌ ）は絶縁
膜１２の凸部の幅よりも２Ｗだけ長いため、リンイオン
は絶縁膜１２の凸部近傍のＳＯｆ膜１３にまでは導入さ
れない。
これにより、ゲート電極１５下のＳｏ ＩＦＪｌ ３に
形成されるチャネル領域と同じ不純物温度を右する領域
１９が、チャネル領域１６とドレイン領域１７及びソー
ス領域１８との間に最大でＷの幅をもって自己整合的に
形成される（第２図（ｆ））。
形成されるチャネル領域と同じ不純物温度を右する領域
１９が、チャネル領域１６とドレイン領域１７及びソー
ス領域１８との間に最大でＷの幅をもって自己整合的に
形成される（第２図（ｆ））。
次に、全面に絶縁膜２７を形成した後、コンタクトホー
ルをドレイン領域１７及びソース領域１８土に開口し、
この開口部にアルミニウム配線２８を形成し、ＭＯＳ型
のＮチャネルトランジスタが形成される（第２図（ｇ）
）。
ルをドレイン領域１７及びソース領域１８土に開口し、
この開口部にアルミニウム配線２８を形成し、ＭＯＳ型
のＮチャネルトランジスタが形成される（第２図（ｇ）
）。
このようにして製造されるトランジスタにあっては、チ
ャネル領域１６に比べてドレイン領域１７が厚く形成さ
れているので、チャネル領域１６とドレイン領域１７と
の境界付近における電界の集中を緩和することができる
。これにより、ドレイン耐圧が高められる。さらに、チ
ャネル領域１６とドレイン領域１７との間に低ＩＡ度の
領域１つを設けているので、ドレイン領域１７からチャ
ネル領域１６への不純物の拡散が防止されて、電界集中
がより緩和されることになる。これにより、ドレイン耐
圧は一層高められ、第３図に示す如く、ドレイン電流が
急激に増大するドレイン電圧は、従来例に比べて大幅に
高められる。
ャネル領域１６に比べてドレイン領域１７が厚く形成さ
れているので、チャネル領域１６とドレイン領域１７と
の境界付近における電界の集中を緩和することができる
。これにより、ドレイン耐圧が高められる。さらに、チ
ャネル領域１６とドレイン領域１７との間に低ＩＡ度の
領域１つを設けているので、ドレイン領域１７からチャ
ネル領域１６への不純物の拡散が防止されて、電界集中
がより緩和されることになる。これにより、ドレイン耐
圧は一層高められ、第３図に示す如く、ドレイン電流が
急激に増大するドレイン電圧は、従来例に比べて大幅に
高められる。
なお、この発明は上記実施例に限定されることはな〈実
施することができる。例えば、Ｓｏｌ膜に形成するトラ
ンジスタはＮチャネルではなく、Ｐチャネルであっても
よい。また、基板１１上に形成される絶縁膜に設けられ
る凹部の形状は、第２図（ａ ）に示す形状に限らず、
例えば第４図に示すように基板１１上の絶縁膜１２ａに
テーパ状の凹部２１となるように形成してもよい。
施することができる。例えば、Ｓｏｌ膜に形成するトラ
ンジスタはＮチャネルではなく、Ｐチャネルであっても
よい。また、基板１１上に形成される絶縁膜に設けられ
る凹部の形状は、第２図（ａ ）に示す形状に限らず、
例えば第４図に示すように基板１１上の絶縁膜１２ａに
テーパ状の凹部２１となるように形成してもよい。
また、領域１９の不純物濃度もチャンネル領域と同等以
上で、ドレイン領域の不純物温度以下であればよい。
上で、ドレイン領域の不純物温度以下であればよい。
［発明の効ｒＡ］
以上説明したように、この発明によれば、ドレイン領域
を薄膜化されたチャネル領域よりも厚く形成づるととも
に、チャネル領域とドレイン領域間にチャネル領域と同
等の不純物濃度を右し、幅をチャネル領域の空乏化最大
距離以下に形成したので、ドレイン領域側のチャネル領
域での電界の集中を緩和することが可能となる。これに
より、絶縁膜上に薄膜化されて形成された半導体膜をチ
ャネル領域とするトランジスタのドレイン耐１１を向上
させることができる。
を薄膜化されたチャネル領域よりも厚く形成づるととも
に、チャネル領域とドレイン領域間にチャネル領域と同
等の不純物濃度を右し、幅をチャネル領域の空乏化最大
距離以下に形成したので、ドレイン領域側のチャネル領
域での電界の集中を緩和することが可能となる。これに
より、絶縁膜上に薄膜化されて形成された半導体膜をチ
ャネル領域とするトランジスタのドレイン耐１１を向上
させることができる。
第１図はこの発明の一実施例に係る半導体膜置の構造を
示す断面図、第２図は第１図に示ず装置の製造方法を示
す工程断面図、第３図は第１図に示す装置の特性を従来
と比較して示す図、第４図は第２図に示す製造方法の他
の実施例を示す工程断面図、第５図は従来のＳｏｔ構造
を有する半導体膜置のＭ４９を示す断面図である。 １１・・・シリコン基板、 １２・・・絶＃２ＩＩｕ、 １３・・・Ｓｏｌ膜、 １４・・・ゲート絶縁膜、 １５・・・ゲート電極、 １６・・・チャネル領域、 １７・・・ドレイン領域、 １８・・・ソース領域、 １つ・・・低濃度領域。 第１図
示す断面図、第２図は第１図に示ず装置の製造方法を示
す工程断面図、第３図は第１図に示す装置の特性を従来
と比較して示す図、第４図は第２図に示す製造方法の他
の実施例を示す工程断面図、第５図は従来のＳｏｔ構造
を有する半導体膜置のＭ４９を示す断面図である。 １１・・・シリコン基板、 １２・・・絶＃２ＩＩｕ、 １３・・・Ｓｏｌ膜、 １４・・・ゲート絶縁膜、 １５・・・ゲート電極、 １６・・・チャネル領域、 １７・・・ドレイン領域、 １８・・・ソース領域、 １つ・・・低濃度領域。 第１図
Claims (1)
- 【特許請求の範囲】 絶縁膜上に形成された半導体膜に所定距離だけ離間して
設けられた一対の高濃度不純物領域からなるソース領域
及びドレイン領域と、この両領域に挾まれたチャネル領
域上に絶縁膜を介して形成されたゲート電極とを備えた
半導体装置において、 前記チャネル領域の厚さがチャネル領域の空乏化最大距
離以下に形成されるとともに、 前記ドレイン領域が前記チャネル領域よりも厚く形成さ
れ、 かつ、前記チャネル領域とドレイン領域間に幅が前記空
乏化最大距離以下であつて、不純物濃度が前記チャネル
領域と同等もしくは、同等以上で前記ドレイン領域の不
純物濃度以下の領域が設けられたことを特徴とする半導
体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100310A JP2888857B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
| DE68916401T DE68916401T2 (de) | 1988-10-03 | 1989-10-03 | Feldeffekttransistor auf einem Isolator und Verfahren zu seiner Herstellung. |
| EP89118307A EP0377084B1 (en) | 1988-10-03 | 1989-10-03 | Field effect transistor on an insulator and method of manufacturing same |
| US08/038,946 US5485028A (en) | 1988-10-03 | 1993-03-29 | Semiconductor device having a single crystal semiconductor layer formed on an insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100310A JP2888857B2 (ja) | 1989-04-21 | 1989-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02280381A true JPH02280381A (ja) | 1990-11-16 |
| JP2888857B2 JP2888857B2 (ja) | 1999-05-10 |
Family
ID=14270602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100310A Expired - Fee Related JP2888857B2 (ja) | 1988-10-03 | 1989-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888857B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6570217B1 (en) | 1998-04-24 | 2003-05-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| US7019364B1 (en) | 1999-08-31 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor substrate having pillars within a closed empty space |
| US7372086B2 (en) | 2003-05-07 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device including MOSFET and isolation region for isolating the MOSFET |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284865A (ja) * | 1987-05-18 | 1988-11-22 | Hitachi Ltd | 薄膜半導体素子 |
-
1989
- 1989-04-21 JP JP1100310A patent/JP2888857B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284865A (ja) * | 1987-05-18 | 1988-11-22 | Hitachi Ltd | 薄膜半導体素子 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6570217B1 (en) | 1998-04-24 | 2003-05-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6893928B2 (en) | 1998-04-24 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7019364B1 (en) | 1999-08-31 | 2006-03-28 | Kabushiki Kaisha Toshiba | Semiconductor substrate having pillars within a closed empty space |
| US7235456B2 (en) | 1999-08-31 | 2007-06-26 | Kabushiki Kaisha Toshiba | Method of making empty space in silicon |
| US7507634B2 (en) | 1999-08-31 | 2009-03-24 | Kabushiki Kaisha Toshiba | Method for fabricating a localize SOI in bulk silicon substrate including changing first trenches formed in the substrate into unclosed empty space by applying heat treatment |
| US6747318B1 (en) * | 2001-12-13 | 2004-06-08 | Lsi Logic Corporation | Buried channel devices and a process for their fabrication simultaneously with surface channel devices to produce transistors and capacitors with multiple electrical gate oxides |
| US7372086B2 (en) | 2003-05-07 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device including MOSFET and isolation region for isolating the MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888857B2 (ja) | 1999-05-10 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |