JPH0330470A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、相補型として機能するように接続されたＮ
チャネルＦＥＴとＰチャネルＦＥＴのゲート絶縁膜をそ
れぞれ異なる性質の絶縁膜で形成した半導体装置に関す
る。

（従来の技術） ＮチャネルとＰチャネルのそれぞれＭ　ＯＳ型ＦＥＴ（
７１ｉ界効果トランジスタ）を用いたＣＭＯ８半導体装
置にあっては、通常そのゲート絶縁膜がＮ型の不純物が
高濃度にドープされたポリシリコン膜で形成されている
。このため、ＰチャネルＦＥＴでは、しきい値の１週整
の観点から、チャネル領域にＰ型不純物のイオン注入を
行う所謂埋込み型となっている。この埋込み型のＦＥＴ
は、チャネル長の縮小化にともなって、バンチスルー耐
圧が低下したり、基板表層部に形成されるＮ型層の濃度
や厚さの制御が基板濃度の増大により困難になる。

そこで、ＣＭ　ＯＳ　ｌ導体装置の微細化を図るために
は、Ｎチャネル及びＰチャネルの両ＦＥＴをともに、表
面型とするＣＭＯＳ構造が有効となる。

このような構造は、ゲート電極として、ＮチャネルＦＥ
Ｔでは高濃度にＮ型の不純物かドープされたポリシリコ
ン、ＰチャネルＦＥＴでは高濃度にＰ型の不純物がドー
プされたポリシリコンを用いることで実現することが可
能となる。

このような構造において、ゲート絶縁膜がシリコン酸化
膜で形成されている場合には、Ｐチャネルのゲート電極
をなすポリシリコンにドープされたボロンが、シリコン
酸化膜を容易に拡散する。

このため、チャネル領域における不純物濃度の変化によ
るしきい値制御の不安定性や、ゲート電極の空乏化を引
き起こしていた。

そこで、ＰチャネルＦＥＴのゲート電極からのボロンの
拡散を抑制するためには、ゲート絶縁膜であるシリコン
酸化膜とゲート電極であるポリシリコンの間に、シリコ
ン窒化膜あるいはシリコン・オキシナイトライド膜（シ
リコン窒化酸化膜）を挿入することが有効である。

このシリコン窒化膜やシリコン・オキシナイトライド膜
は、その膜中に多数の電子トラップか存在している。こ
のため、上記の絶縁膜がケート絶縁膜中に含まれる場合
に、ＮチャネルＦＥＴては、シリコン・絶縁膜界面近傍
に多数存在するホットエレクトロン及びこのホットエレ
クトロンの衝突電離により生成されるホットな電子が、
上記絶縁膜中のトラップに捕獲されて、ホットキャリア
の劣化を引き起し易くなる。したがって、このホットキ
ャリアの劣化により、チャネル電流の低ドやしきい値の
変動といった電気的特性の劣化や不安定性を招いていた
。

（発明が解決しようとする課題） 以上説明したように、従来の表面型におけるＣＭＯＳ構
造の半導体装置にあっては、ゲート絶縁膜がＮチャネル
ＦＥＴとＰチャネルＦＥＴとて共通であった。このため
、ゲート絶縁膜をシリコン酸化膜で形成した場合は、Ｐ
チャネルＦＥＴのゲート電極を形成するポリシリコンに
ドープされた不純物のボロンが、ゲート電極からシリコ
ン酸化膜を介して容易に拡散されていた。これにより、
電気的特性の変動や劣化を引き起し、信頼性の低下を招
いていた。

一方、ボロンの拡散を抑制するために、ゲート絶縁膜の
膜厚の一部あるいは全部をシリコン窒化膜あるいはシリ
コン・オキシナイトライドＩＩＩで形成した場合には、
ＮチャネルＦＥＴにおいてホットキャリアの劣化を引き
起し易かった。このため、ゲート絶縁膜を上記絶縁膜で
形成した場合であっても、電気的特性の変動や劣化を招
き、信頼性を低下させていた。

このように、いずれにあってもＰチャネルＦＥＴにおけ
るゲート電極からの不純物の拡散と、ＮチャネルＦＥＴ
におけるホットキャリアの劣化を抑制することができな
かった。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、ゲートｍｉからの不純物の
拡散及びホットキャリアの劣化を抑制して、安定して良
好な電気的特性を得ることができる相補型のＦＥＴから
なる゛１６導体装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、半導体基板上にゲート絶縁
膜を介して形′成されたゲート電極を備えた表面型の第
１導電型及び第２導電型ＦＥＴ（電界効果トランジスタ
）が、同一半導体基板上に形成されてなる半導体装置に
おいて、この発明は、前記第１導電型ＦＥＴのゲート絶
縁膜は、半導体酸化膜からなり、前記第２導電型Ｆ　Ｅ
　Ｔのゲート絶縁膜は、その膜厚の一部あるいは全部が
゛ト導体と窒素を含む絶縁膜からなることを要旨とする
。

（作用） 上記構造において、この発明は、第２導電型ＦＥＴにお
ける半導体と窒素を含むゲート絶縁膜により、第２導電
型ＦＥＴのゲート電極からの不純物の拡散を阻止するよ
うにしている。また、第１導電型ＦＥＴにおける半導体
酸化膜からなるゲート絶縁膜により、ホットキャリアの
劣化を抑制するようにしている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実施例に係る゛１′−導体装置の
構造を示す断面図である。第１図に示すこの発明の一実
施例は、同一の半導体基板に表面型のＰチャネルＦＥＴ
とＮチャネルＦＥＴを相補的に機能するように形成した
構造において、ＮチャネルＦＥＴのゲート絶縁膜をシリ
コン酸化１ｔ！Ｉで形成し、ＰチャネルＦ　Ｅ　′ｒの
ゲート絶縁膜をシリコン酸化膜とシリコン窒化膜からな
る２層の絶縁膜で形成したことを特徴としている。

まず、第１図を参照して、この実施例の構造を説明する
。

第１図において、Ｐ型のシリコン基板１中には、その表
層部にＮチャネルＦＥＴの形成領域となるＰウェル２と
ＰチャネルＦＥＴの形成領域となるＮウェル３が隣接し
て形成されている。それぞれのウェル領域は、その周囲
に素子分離領域となるフィールド酸化膜４が形成されて
いる。

Ｐウェル２中には、その表層部に所定の距離たけ離間し
てＮチャネルＦ　Ｅ　Ｔのソース領域５とドレイン領域
６か形成されている。これらのソース領域５とドレイン
領域６に挾まれたＰウェル２中に形成されるチャネル領
域上には、シリコン酸化膜７からなるゲート絶縁膜を介
してＮチャネルＦＦＥのゲート電極８が形成されている
。このゲト電極８はＮ型の不純物か高１農度にドープさ
れたポリシリコンからなり、その周囲がシリコン後酸化
膜って波源されている。

Ｎウェル３中には、その表層部に所定の距離たけ離間し
てＰチャネルＦＥＴのソース領域１０とドレイン領域１
１が形成されている。これらのソース領域１０とドレイ
ン領域１１に挾まれたＮウェル３中に形成されるチャネ
ル領域上には、シリコン酸化膜７とこの酸化＋１！７上
に積層されたシリコン窒化膜１２からなる２層溝造のゲ
ート絶縁膜を介してＰチャネルＦＥＴのゲート電極１３
か形成されている。このゲート電極１３は、Ｐ型の不純
物が高濃度にドープされたポリシリコンからなり、その
周囲がシリコン後酸化膜９で被護されている。

ＮチャネルＦＥＴ及びＰチャネルＦＥＴは、それぞれの
ソース領域５．１０に電極配線１４が形成されており、
それぞれのドレイン領域６．１１には、内領域を接続す
るように電極配線１４が形成されている。また、両ＦＥ
Ｔの表面には層間絶縁膜１５が形成されている。

次に、上述した構造の半導体装置の製造方法を、第２図
（ａ）〜（ｊ）に示す製造工程断面図を参照して説明す
る。

まず、通常用いられるＣＭＯＳ丁程に上り、Ｐウェル２
、Ｎウェル３を基板１中の表層部に隣接して形成する。

その後、ＬＯＧＯ５技術によりそれぞれのウェル領域の
周囲を囲むようにフィールド酸化膜４を形成し、素子分
離を行なう（第２図（ａ））。

次に、両ＦＥＴか形成される領域となるＰウェル２及び
Ｎウェル３の表面を熱酸化して、ゲート酸化膜となる５
０〜１００Ａ程度の厚さのシリコン酸化膜７を形成する
（第２図（ｂ））。

次に、ＣＶＤ法によりシリコン窒化膜１２を１０〜２Ｏ
Ａ程度の厚さに堆積形成する。その後、ＰチャネルＦＥ
Ｔの形成予定領域をレジスト（図示せず）で被覆し、こ
のレジストをマスクとして、ＰチャネルＦＥＴの形成予
定領域となるＮウェル３上のシリコン酸化膜７上にのみ
シリコン窒化膜１２が残存するように、シリコン窒化膜
１２の一部をエツチングして除去する。次いて、レジス
トを除去する。なお、この後、残存するシリコン窒化膜
１２の表面を後酸化二［程によりわずかに酸化するよう
にしてもよい。（第２図（Ｃ））。

次に、全面にノンドープのポリシリコン膜］６をＣＶＤ
法により２０００〜４−０００Ａ程度の厚さに堆積形成
する。その後、堆積したポリシリコン膜１６をレジスト
マスクを用いて両Ｆ　Ｅ　Ｔのゲート電極８．１３とな
るようにバターニングする（第２図（ｄ））。

次に、後酸化によりポリシリコン膜１６の露（（−１さ
れている表面にシリコン後酸化膜９を形成する（第２図
（ｅ））。

次いで、ＰチャネルＦ　Ｅ　Ｔの形成予定領域をレジス
ト１７で彼覆し、このレジスト１７をマスクにして、Ｐ
型の不純物となるヒ素のイオン注入を３０ＫｅＶ程度の
注入エネルギ、２Ｘ１０”’ｃｍ−２程度のドーズ量て
行なう。これにより、露帛されているポリシリコン膜１
６の両側のＰウェル２中にヒ素を導入して、Ｎチャネル
ＦＥＴのソース領域５とドレインＩ’＋Ｒ域６を接合深
さが比較的浅くなるように形成するとともに、ポリシリ
コン膜１６にヒ素を高濃度にドーピングしてＮチャネル
ＦＥＴのゲート電極８を形成する（第２図（ｆ））次に
、前工程の１ノジスト１７を除去した後、ＮチャネルＦ
ＥＴの形成予定領域をレジスト（図示せず）で被覆し、
このレジストをマスクにして、Ｎ型の不純物を含むＢＦ
２　　（フッ化ボロン）のイオン注入をヒ素のイオン注
入と同条件下で行なう。

これにより、露出されているポリシリコン膜１６の両側
のＮウェル３中にボロンを導入して、ＰチャネルＦＥＴ
のソース領域１０とドレイン領域１１を接合深さが比較
的浅くなるように形成するとともに、ポリシリコン］４
にボロンを高濃度にドーピングしてＰチャネルＦＥＴの
ゲート電極］３を形成する（第２図（ｇ））。

次に、前工程のレジスＩ・を除去Ｉ５た後、全面に層間
絶縁膜１５となるシリコン酸化膜をＣＶＤ法により堆積
形成する（第２図（ｈ））。

次いで、両ＦＥＴのソース領域５．ｉ、ｏ及びドレイン
領域６．１１上にコンタクト孔］９を開口形成する。そ
の後、ＰチャネルＦＥＴの素子領域をレジスト（図示せ
ず）で被覆し、６０　Ｋ　ｅ　Ｖ　Ｉ’ｄ度の注入エネ
ルギ、５　Ｘ　１．０　”ｃ　ｍ’程度の１・−ズ量で
ヒ素のイオン注入を行なう。続いて、ＰチャネルＦＥＴ
の素子領域を被覆したレジストを除去し、ＮチャネルＦ
ＥＴの素子領域をレジスト（図示せず）で波調し、上述
したヒ素のイオン注入と同条件下でＢＦ２のイオン注入
を行なう。これにより、両ＦＥＴのソース領域５．１０
及びドレイン領域６．１１における電極配線１４とコン
タクトする部分を深く形成する。これは、ソース領域５
１０及びドレイン領域６，１１１に電極配線１４を形成
した時に、電極配線１４の重みで比較的浅く形成された
ソース領域５，１０及びドレイン領域６１１が破壊され
て、コンタクト不良が生じないように、ソース領域５．
１０及びドレイン領域６，１１に強度を持たせるように
するための工程である（第２図（ｉ））。

最後に、例えばアルミニウムを全面に堆積形成した後、
このアルミニウムをバターニングして、コンタクト孔１
９に両ＦＥＴのソース領域５１０の電極配線１４を形成
し、両ＦＥＴのドレイン領域６．１１を接続するように
電極配線１４を形成して、第１図に示す構造の半導体装
置が完成する（第２図（ｊ））。

このような製造方法によって形成される第１図に示す構
造にあっては、ＮチャネルＦＥＴのゲート絶縁膜はシリ
コン酸化膜７で形成されている。

このため、ゲート絶縁膜の膜厚の一部あるいは全部をシ
リコン窒化膜やシリコン拳オキシナイトライド膜等の窒
素を含む絶縁膜で形成した場合に生じるキャリアの劣化
は、ＮチャネルＦ　Ｅ　Ｔては生じない。

また、ＰチャネルＦＥＴのゲート絶縁膜には、シリコン
窒化膜１２が含まれている。このため、ＰチャネルＦＥ
Ｔのゲート電極１３に導入されたＰ型不純物のボロンは
、その拡散がシリコン窒化膜１２によって阻ｌトされる
。

一方、ＰチャネルＦＥＴでは、キャリアか１１−孔であ
るとともに、正孔の衝突電離係数が電子のそれに比べて
ほぼ２桁程度小さいために、衝突電離が起りに＜＜、ホ
ットな電子・正孔対の発生かＮチャネルＦＥＴに比べて
少ない。これにより、ＰチャネルＦＥＴでは、シリコン
・酸化膜界面近傍のホットな電子の量か、ＮチャネルＦ
ＥＴに比べて極めて少なくなる。したがって、Ｐチャネ
ルＦＥＴでは、ホットキャリアの劣化かＮチャネルＦＥ
Ｔに比べて大幅に抑制され、チャネル電流の低下やしき
い値の変動が生じることはない。

このように、上述した構造にあっては、ゲート電極から
の不純物の拡散やホットキャリアの劣化が防止され、電
気的特性の変動や劣化を抑制することができる。

次に、この発明の他の実施例を説明する。

第３図はこの発明の他の実施例に係る半導体装置の構造
を示す断面図である。第３図に示す実施例の特徴とする
ところは、ＰチャネルＦＥＴのゲート絶縁膜としてシリ
コン・オキシナイトライド膜を用いたことにある。この
ような構造にあっても、前述した製造工程とほぼ同様な
製造工程により実現することができ、以下、第４図に示
す工程断面図を参照して説明する。

まず、第２図（ａ）及び同図（ｂ）に示したと同様の工
程を経た後、ノンドープのポリシリコン１！１１１６を
全面に堆積形成し、リン拡散を行なった後、Ｎチャネル
ＦＥＴのゲート電極となるポリシリコン膜１６だけが残
存するようにポリシリコンＩｌｌ　１．６をバターニン
グする。その後、ポリシリコン膜１６を酸化して、ポリ
シリコン膜１６の露出表面にシリコン後酸化膜９を形成
する（第４図（ａ）　）。

次に、全面にレジストとして機能するシリコン酸化膜２
１をＣＶＤ法により堆積形成した後、ＰチャネルＦＥＴ
の形成予定領域上のシリコン酸化膜２１を除去し、Ｎチ
ャネルＦＥＴの形成予定領域をシリコン酸化膜２１で被
覆する（第４図（ｂ））。

次に、ＰチャネルＦＥＴの形成予定領域におけるＮウェ
ル３の表面に５０〜１００Ａ程度の厚さのシリコン酸化
膜（図示せず）を形成する。その後、ランプアニール法
によって９５０℃程度の温度のアンモニア雰囲気中で６
０秒間アニールを行ない、さらに、１１５０℃程度の温
度のドライ酸素雰囲気中で６０秒間アニールを行う。こ
れにより、ＰチャネルＦＥＴのゲート絶縁膜としてシリ
コン・オキシナイトライド膜２０を形成する（第４図（
Ｃ））。

次に、全面にノンドープポリシリコン膜１６を堆積形成
した後、このポリシリコン膜１６をＰチャネルＦＥＴの
ゲート電極となるようにバターニングする。続いて、バ
ターニングされたポリシリコン膜１６の表面を熱酸化し
て、ポリシリコン膜１６の露出表面にシリコン後酸化膜
９を形成する（第４図（ｄ））。

次に、第２図（ｇ）に示したと同様な工程により、ヒ素
及びＢＦ２のイオン注入により、ＰチャネルＦＥＴのソ
ース領域ｌＯ及びドレイン領域１１とゲート電極１３を
形成する（第４図（ｅ））。

次に、レジストとして機能するシリコン酸化膜２１を除
去した後、第２図（ｆ）に示したと同様の工程により、
ＮチャネルＦＥＴのソース領域５及びドレイン領域６と
ゲート電極８を形成する。

次いで、第２図（ｈ）及び同図（ｉ）に示す工程を経て
、第３図に示す構造の装置が完成する。

このような構造にあっても、ＰチャネルＦＥＴのゲート
絶縁膜だけが、シリコン・ナイトライド膜を含む絶縁膜
で形成されているため、前述した実施例と同様の効果を
得ることができる。

なお、この発明は上記実施例に限ることはなくＰチャネ
ルＦＥＴのゲート絶縁膜を、シリコン窒化膜だけの絶縁
膜、あるいはシリコン酸化膜とその上にシリコン窒化膜
を積層した２層膜の表面を酸化した３層構造の絶縁膜、
あるいはシリコン酸化膜を窒化して形成された絶縁膜、
あるいはシリコン熱酸化膜を窒化してそのの後酸化して
形成された絶縁膜等であっても、同様の効果を得ること
ができる。

［発明の効果］ 以上説明したように、この発明によれば、相補型として
機能するように接続された第１−導電型ＦＥＴ及び第２
導電型ＦＥＴのゲート絶縁膜をそれぞれ異なる膜質の絶
縁膜で形成するようにしたので、電気的特性の不安定性
や変動が抑制されて、安定した良好な素子特性が得られ
、信頓性を大幅に向上させることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る半導体装置の構造断
面図、第２図は第１図に示す装置の一製造方法を示す工
程断面図、第３図はこの発明の他の実施例に係る半導体
装置の構造断面図、第４図は第３図に示す装置の一製造
方法を示す工程断面図である。 １・・・シリコン、１板、２−Ｐウェル、３・・・Ｎウ
ェル、 ５・・・ＮチャネルＦＥＴのソース領域、６・・・Ｎチ
ャネルＦＥＴのドレイン領域、７・・シリコン酸化膜、 ８・・ＮチャネルＦ　Ｅ　Ｔのゲート電極、１０・・・
ＰチャネルＦＥＴのソース領域、１１・・・Ｐチャネル
ＦＥＴのドレイン領域、１２・・・シリコン窒化膜、 １３・・・ＰチャネルＦＥＴのゲート電極、２０・・・
シリコンｅオキシナイトライド膜。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して形成された
   ゲート電極を備えた表面型の第１導電型及び第２導電型
   ＦＥＴ（電界効果トランジスタ）が同一半導体基板上に
   形成されてなる半導体装置において、 前記第１導電型ＦＥＴのゲート絶縁膜は、半導体酸化膜
   からなり、 前記第２導電型ＦＥＴのゲート絶縁膜は、その膜厚の一
   部あるいは全部が半導体と窒素を含む絶縁膜からなるこ
   とを特徴とする半導体装置。
2. （２）前記絶縁膜はシリコン窒化膜あるいはシリコン・
   オキシナイトライド膜であることを特徴とする請求項１
   記載の半導体装置。