JPH06216151A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH06216151A JPH06216151A JP5021720A JP2172093A JPH06216151A JP H06216151 A JPH06216151 A JP H06216151A JP 5021720 A JP5021720 A JP 5021720A JP 2172093 A JP2172093 A JP 2172093A JP H06216151 A JPH06216151 A JP H06216151A
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- conductivity type
- film
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- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 不純物の拡散を少なくし且つ導電膜に対する
側壁の絶縁耐圧を高めて、微細で且つ信頼性の高い半導
体装置を提供する。 【構成】 ポリサイド膜１６及びＳｉＯ2 膜１７の側面
に、高温ＣＶＤで生成したＳｉＯ2 膜２２から成る第１
の側壁を形成し、このＳｉＯ2 膜２２の外側面に、低温
ＣＶＤで生成したＳｉＯ2 膜２４から成る第２の側壁を
形成する。このため、ＳｉＯ2 膜２２で側壁の全体を形
成する場合に比べて、加えるべき熱処理が少なく、既に
導入してある不純物２１、２３の拡散が少ない。また、
ＳｉＯ2 膜２４によって、膜質の良いＳｉＯ2 膜２２が
エッチングされるのを防止することができる。
側壁の絶縁耐圧を高めて、微細で且つ信頼性の高い半導
体装置を提供する。 【構成】 ポリサイド膜１６及びＳｉＯ2 膜１７の側面
に、高温ＣＶＤで生成したＳｉＯ2 膜２２から成る第１
の側壁を形成し、このＳｉＯ2 膜２２の外側面に、低温
ＣＶＤで生成したＳｉＯ2 膜２４から成る第２の側壁を
形成する。このため、ＳｉＯ2 膜２２で側壁の全体を形
成する場合に比べて、加えるべき熱処理が少なく、既に
導入してある不純物２１、２３の拡散が少ない。また、
ＳｉＯ2 膜２４によって、膜質の良いＳｉＯ2 膜２２が
エッチングされるのを防止することができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、ゲート電極等の導
電膜の側面に側壁が形成されている半導体装置及びその
製造方法に関するものである。
電膜の側面に側壁が形成されている半導体装置及びその
製造方法に関するものである。
【０００２】
【従来の技術】電界効果型半導体装置のドレインにおけ
る電界集中を緩和してドレイン耐圧を高めるためのＬＤ
Ｄ構造や、コンタクト孔の開孔に際して余裕領域の確保
を不要にするための自己整合コンタクト構造では、絶縁
膜から成る側壁をゲート電極等の導電膜の側面に形成し
ている。そして、従来は、この側壁を単一の絶縁膜で形
成していた。
る電界集中を緩和してドレイン耐圧を高めるためのＬＤ
Ｄ構造や、コンタクト孔の開孔に際して余裕領域の確保
を不要にするための自己整合コンタクト構造では、絶縁
膜から成る側壁をゲート電極等の導電膜の側面に形成し
ている。そして、従来は、この側壁を単一の絶縁膜で形
成していた。
【０００３】
【発明が解決しようとする課題】ところで、導電膜の側
面に形成されている側壁は、この導電膜と上層の導電膜
との層間耐圧の少なくとも一部を担う。従って、絶縁耐
圧の点からは、減圧下で８００℃程度以上の高温のＣＶ
Ｄで形成され、ピンホールの密度が低くて膜質の良い絶
縁膜が好ましい。しかし、高温のＣＶＤでは、単位時間
に加えられる熱量が多いのみならず、堆積速度も遅い。
例えば、８２０℃でＳｉＯ2 膜を形成しても、２ｎｍ／
分の速度でしか堆積しない。
面に形成されている側壁は、この導電膜と上層の導電膜
との層間耐圧の少なくとも一部を担う。従って、絶縁耐
圧の点からは、減圧下で８００℃程度以上の高温のＣＶ
Ｄで形成され、ピンホールの密度が低くて膜質の良い絶
縁膜が好ましい。しかし、高温のＣＶＤでは、単位時間
に加えられる熱量が多いのみならず、堆積速度も遅い。
例えば、８２０℃でＳｉＯ2 膜を形成しても、２ｎｍ／
分の速度でしか堆積しない。
【０００４】このため、８２０℃のＣＶＤでは、加えら
れる熱量の点から５０分間で１００ｎｍ程度の膜厚のＳ
ｉＯ2 膜しか堆積させることができない。このため、特
に自己整合コンタクト構造では、コンタクト孔の開孔に
際して、形成されている側壁が更にエッチングされるの
で、側壁の絶縁耐圧が十分ではない場合がある。しか
し、これ以上の膜厚のＳｉＯ2 膜を形成すると、加えら
れる熱量が多くなり過ぎて、既に導入してある不純物の
拡散が多くなり過ぎる。
れる熱量の点から５０分間で１００ｎｍ程度の膜厚のＳ
ｉＯ2 膜しか堆積させることができない。このため、特
に自己整合コンタクト構造では、コンタクト孔の開孔に
際して、形成されている側壁が更にエッチングされるの
で、側壁の絶縁耐圧が十分ではない場合がある。しか
し、これ以上の膜厚のＳｉＯ2 膜を形成すると、加えら
れる熱量が多くなり過ぎて、既に導入してある不純物の
拡散が多くなり過ぎる。
【０００５】この結果、特に、Ｐ型の不純物層を形成す
るためのボロンは拡散係数が大きいので、Ｐチャネルト
ランジスタではパンチスルーが生じ易い。従って、高温
のＣＶＤのみで側壁用の絶縁膜を形成する従来例では、
微細でしかも側壁の絶縁耐圧が高いために信頼性も高い
半導体装置を提供することができなかった。
るためのボロンは拡散係数が大きいので、Ｐチャネルト
ランジスタではパンチスルーが生じ易い。従って、高温
のＣＶＤのみで側壁用の絶縁膜を形成する従来例では、
微細でしかも側壁の絶縁耐圧が高いために信頼性も高い
半導体装置を提供することができなかった。
【０００６】一方、減圧下で８００℃程度以下、常圧下
では４００℃程度以下の低温のＣＶＤでＳｉＯ2 膜を形
成すると、このＳｉＯ2 膜はピンホールの密度が高くて
膜質が良くないので、絶縁耐圧を確保するためには、４
００ｎｍ程度の膜厚に堆積させる必要がある。
では４００℃程度以下の低温のＣＶＤでＳｉＯ2 膜を形
成すると、このＳｉＯ2 膜はピンホールの密度が高くて
膜質が良くないので、絶縁耐圧を確保するためには、４
００ｎｍ程度の膜厚に堆積させる必要がある。
【０００７】しかし、ＬＤＤ構造では側壁下に低濃度不
純物層が形成される。そして、特に、Ｎ型の不純物層を
形成するためのヒ素は拡散係数が小さいので、側壁の幅
が４００ｎｍ程度であると、低濃度不純物層の幅も４０
０ｎｍ近くになって、Ｎチャネルトランジスタでは電流
駆動能力が大幅に低下する。従って、低温のＣＶＤのみ
で側壁用の絶縁膜を形成する従来例では、電流駆動能力
が高い半導体装置を提供することができなかった。
純物層が形成される。そして、特に、Ｎ型の不純物層を
形成するためのヒ素は拡散係数が小さいので、側壁の幅
が４００ｎｍ程度であると、低濃度不純物層の幅も４０
０ｎｍ近くになって、Ｎチャネルトランジスタでは電流
駆動能力が大幅に低下する。従って、低温のＣＶＤのみ
で側壁用の絶縁膜を形成する従来例では、電流駆動能力
が高い半導体装置を提供することができなかった。
【０００８】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、相対的に高い温度で生成した第１の絶縁膜
２２から成る第１の側壁を導電膜１６の側面に形成する
工程と、相対的に低い温度で生成した第２の絶縁膜２４
から成る第２の側壁を前記第１の側壁の前記導電膜１６
とは反対側の側面に形成する工程とを具備している。
製造方法は、相対的に高い温度で生成した第１の絶縁膜
２２から成る第１の側壁を導電膜１６の側面に形成する
工程と、相対的に低い温度で生成した第２の絶縁膜２４
から成る第２の側壁を前記第１の側壁の前記導電膜１６
とは反対側の側面に形成する工程とを具備している。
【０００９】請求項２の半導体装置は、相対的に高い温
度で生成された第１の絶縁膜２２から成っており導電膜
１６の側面に形成されている第１の側壁と、相対的に低
い温度で生成された第２の絶縁膜２４から成っており前
記第１の側壁の前記導電膜１６とは反対側の側面に形成
されている第２の側壁とを具備している。
度で生成された第１の絶縁膜２２から成っており導電膜
１６の側面に形成されている第１の側壁と、相対的に低
い温度で生成された第２の絶縁膜２４から成っており前
記第１の側壁の前記導電膜１６とは反対側の側面に形成
されている第２の側壁とを具備している。
【００１０】請求項３の半導体装置の製造方法は、半導
体基板１１の第１及び第２導電型領域１２、１３にゲー
ト電極１６を形成する工程と、前記第１導電型領域１２
の前記ゲート電極１６をマスクにして、この第１導電型
領域１２に第２導電型不純物２１を相対的に低濃度に導
入する工程と、前記第２導電型不純物２１を導入した後
に、前記第１及び第２導電型領域１２、１３の前記ゲー
ト電極１６の側面に、相対的に高い温度で生成した第１
の絶縁膜２２から成る第１の側壁を形成する工程と、前
記第２導電型領域１３の前記ゲート電極１６及び前記第
１の側壁をマスクにして、この第２導電型領域１３に第
１導電型不純物２３を相対的に低濃度に導入する工程
と、前記第１導電型不純物２３を導入した後に、前記第
１及び第２導電型領域１２、１３の前記第１の側壁の前
記ゲート電極１６とは反対側の側面に、相対的に低い温
度で生成した第２の絶縁膜２４から成る第２の側壁を形
成する工程と、前記第１導電型領域１２の前記ゲート電
極１６並びに前記第１及び第２の側壁をマスクにして、
この第１導電型領域１２に第２導電型不純物２６を相対
的に高濃度に導入する工程と、前記第２導電型領域１３
の前記ゲート電極１６並びに前記第１及び第２の側壁を
マスクにして、この第２導電型領域１３に第１導電型不
純物２７を相対的に高濃度に導入する工程とを具備して
いる。
体基板１１の第１及び第２導電型領域１２、１３にゲー
ト電極１６を形成する工程と、前記第１導電型領域１２
の前記ゲート電極１６をマスクにして、この第１導電型
領域１２に第２導電型不純物２１を相対的に低濃度に導
入する工程と、前記第２導電型不純物２１を導入した後
に、前記第１及び第２導電型領域１２、１３の前記ゲー
ト電極１６の側面に、相対的に高い温度で生成した第１
の絶縁膜２２から成る第１の側壁を形成する工程と、前
記第２導電型領域１３の前記ゲート電極１６及び前記第
１の側壁をマスクにして、この第２導電型領域１３に第
１導電型不純物２３を相対的に低濃度に導入する工程
と、前記第１導電型不純物２３を導入した後に、前記第
１及び第２導電型領域１２、１３の前記第１の側壁の前
記ゲート電極１６とは反対側の側面に、相対的に低い温
度で生成した第２の絶縁膜２４から成る第２の側壁を形
成する工程と、前記第１導電型領域１２の前記ゲート電
極１６並びに前記第１及び第２の側壁をマスクにして、
この第１導電型領域１２に第２導電型不純物２６を相対
的に高濃度に導入する工程と、前記第２導電型領域１３
の前記ゲート電極１６並びに前記第１及び第２の側壁を
マスクにして、この第２導電型領域１３に第１導電型不
純物２７を相対的に高濃度に導入する工程とを具備して
いる。
【００１１】請求項４の半導体装置の製造方法は、半導
体基板１１の第１及び第２導電型領域１２、１３にゲー
ト電極１６を形成する工程と、前記第１導電型領域１２
の前記ゲート電極１６をマスクにして、この第１導電型
領域１２に第２導電型不純物２１を相対的に低濃度に導
入する工程と、前記第２導電型不純物２１を導入した後
に、前記第１及び第２導電型領域１２、１３の前記ゲー
ト電極１６の側面に、相対的に高い温度で生成した第１
の絶縁膜２２から成る第１の側壁を形成する工程と、前
記第１導電型領域１２の前記ゲート電極１６及び前記第
１の側壁をマスクにして、この第１導電型領域１２に第
２導電型不純物２６を相対的に高濃度に導入する工程
と、前記第２導電型領域１３の前記ゲート電極１６及び
前記第１の側壁をマスクにして、この第２導電型領域１
３に第１導電型不純物２３を相対的に低濃度に導入する
工程と、前記第２導電型不純物２６を相対的に高濃度に
導入し且つ前記第１導電型不純物２３を導入した後に、
前記第１及び第２導電型領域１２、１３の前記第１の側
壁の前記ゲート電極１６とは反対側の側面に、相対的に
低い温度で生成した第２の絶縁膜２４から成る第２の側
壁を形成する工程と、前記第２導電型領域１３の前記ゲ
ート電極１６並びに前記第１及び第２の側壁をマスクに
して、この第２導電型領域１３に第１導電型不純物２７
を相対的に高濃度に導入する工程とを具備している。
体基板１１の第１及び第２導電型領域１２、１３にゲー
ト電極１６を形成する工程と、前記第１導電型領域１２
の前記ゲート電極１６をマスクにして、この第１導電型
領域１２に第２導電型不純物２１を相対的に低濃度に導
入する工程と、前記第２導電型不純物２１を導入した後
に、前記第１及び第２導電型領域１２、１３の前記ゲー
ト電極１６の側面に、相対的に高い温度で生成した第１
の絶縁膜２２から成る第１の側壁を形成する工程と、前
記第１導電型領域１２の前記ゲート電極１６及び前記第
１の側壁をマスクにして、この第１導電型領域１２に第
２導電型不純物２６を相対的に高濃度に導入する工程
と、前記第２導電型領域１３の前記ゲート電極１６及び
前記第１の側壁をマスクにして、この第２導電型領域１
３に第１導電型不純物２３を相対的に低濃度に導入する
工程と、前記第２導電型不純物２６を相対的に高濃度に
導入し且つ前記第１導電型不純物２３を導入した後に、
前記第１及び第２導電型領域１２、１３の前記第１の側
壁の前記ゲート電極１６とは反対側の側面に、相対的に
低い温度で生成した第２の絶縁膜２４から成る第２の側
壁を形成する工程と、前記第２導電型領域１３の前記ゲ
ート電極１６並びに前記第１及び第２の側壁をマスクに
して、この第２導電型領域１３に第１導電型不純物２７
を相対的に高濃度に導入する工程とを具備している。
【００１２】
【作用】請求項１の半導体装置の製造方法では、相対的
に高い温度で生成した第１の絶縁膜２２から成る第１の
側壁と相対的に低い温度で生成した第２の絶縁膜２４か
ら成る第２の側壁とを形成しているので、高い温度で生
成した絶縁膜で側壁の全体を形成する方法に比べて、加
えるべき熱処理が少なく、既に導入してある不純物２
１、２３、２６の拡散が少ない。
に高い温度で生成した第１の絶縁膜２２から成る第１の
側壁と相対的に低い温度で生成した第２の絶縁膜２４か
ら成る第２の側壁とを形成しているので、高い温度で生
成した絶縁膜で側壁の全体を形成する方法に比べて、加
えるべき熱処理が少なく、既に導入してある不純物２
１、２３、２６の拡散が少ない。
【００１３】また、相対的に高い温度で生成した第１の
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、導
電膜１６に対する絶縁耐圧が高い側壁を形成することが
できる。
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、導
電膜１６に対する絶縁耐圧が高い側壁を形成することが
できる。
【００１４】請求項２の半導体装置では、相対的に高い
温度で生成された第１の絶縁膜２２から成る第１の側壁
と相対的に低い温度で生成された第２の絶縁膜２４から
成る第２の側壁とが形成されているので、高い温度で生
成された絶縁膜で側壁の全体が形成されている構造に比
べて、加えられた熱処理が少なく、不純物２１、２３、
２６の拡散が少ない。
温度で生成された第１の絶縁膜２２から成る第１の側壁
と相対的に低い温度で生成された第２の絶縁膜２４から
成る第２の側壁とが形成されているので、高い温度で生
成された絶縁膜で側壁の全体が形成されている構造に比
べて、加えられた熱処理が少なく、不純物２１、２３、
２６の拡散が少ない。
【００１５】また、相対的に高い温度で生成された第１
の絶縁膜２２から成る第１の側壁が相対的に低い温度で
生成された第２の絶縁膜２４から成る第２の側壁で覆わ
れているので、後に側壁がエッチングを受けていても、
第２の側壁によって、膜質の良い第１の側壁がエッチン
グされていない様にすることができる。従って、低い温
度で生成された絶縁膜で側壁の全体が形成されていた
り、相対的に低い温度で生成された絶縁膜から成る側壁
が相対的に高い温度で生成された絶縁膜から成る側壁で
覆われていたりする構造に比べて、導電膜１６に対する
側壁の絶縁耐圧が高い。
の絶縁膜２２から成る第１の側壁が相対的に低い温度で
生成された第２の絶縁膜２４から成る第２の側壁で覆わ
れているので、後に側壁がエッチングを受けていても、
第２の側壁によって、膜質の良い第１の側壁がエッチン
グされていない様にすることができる。従って、低い温
度で生成された絶縁膜で側壁の全体が形成されていた
り、相対的に低い温度で生成された絶縁膜から成る側壁
が相対的に高い温度で生成された絶縁膜から成る側壁で
覆われていたりする構造に比べて、導電膜１６に対する
側壁の絶縁耐圧が高い。
【００１６】請求項３の半導体装置の製造方法では、第
１導電型領域１２に対する第２導電型不純物２１の相対
的に低濃度の導入はゲート電極１６をマスクにしている
が、第２導電型領域１３に対する第１導電型不純物２３
の相対的に低濃度の導入はゲート電極１６のみならず第
１の側壁をもマスクにしている。このため、第１導電型
不純物２３の拡散係数が第２導電型不純物２１の拡散係
数より大きくても、第１導電型不純物層３３同士がゲー
ト電極１６の両側から接近し過ぎるのを防止することが
できる。
１導電型領域１２に対する第２導電型不純物２１の相対
的に低濃度の導入はゲート電極１６をマスクにしている
が、第２導電型領域１３に対する第１導電型不純物２３
の相対的に低濃度の導入はゲート電極１６のみならず第
１の側壁をもマスクにしている。このため、第１導電型
不純物２３の拡散係数が第２導電型不純物２１の拡散係
数より大きくても、第１導電型不純物層３３同士がゲー
ト電極１６の両側から接近し過ぎるのを防止することが
できる。
【００１７】また、相対的に高い温度で生成した第１の
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、ゲ
ート電極１６に対する絶縁耐圧が高い側壁を形成するこ
とができる。
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、ゲ
ート電極１６に対する絶縁耐圧が高い側壁を形成するこ
とができる。
【００１８】請求項４の半導体装置の製造方法では、第
１導電型領域１２に対する第２導電型不純物２１の相対
的に低濃度の導入はゲート電極１６をマスクにしている
が、第２導電型領域１３に対する第１導電型不純物２３
の相対的に低濃度の導入はゲート電極１６のみならず第
１の側壁をもマスクにしている。このため、第１導電型
不純物２３の拡散係数が第２導電型不純物２１の拡散係
数より大きくても、第１導電型不純物層３３同士がゲー
ト電極１６の両側から接近し過ぎるのを防止することが
できる。
１導電型領域１２に対する第２導電型不純物２１の相対
的に低濃度の導入はゲート電極１６をマスクにしている
が、第２導電型領域１３に対する第１導電型不純物２３
の相対的に低濃度の導入はゲート電極１６のみならず第
１の側壁をもマスクにしている。このため、第１導電型
不純物２３の拡散係数が第２導電型不純物２１の拡散係
数より大きくても、第１導電型不純物層３３同士がゲー
ト電極１６の両側から接近し過ぎるのを防止することが
できる。
【００１９】また、第２導電型領域１３に対する第１導
電型不純物２７の相対的に高濃度の導入はゲート電極１
６並びに第１及び第２の側壁をマスクにしているが、第
１導電型領域１２に対する第２導電型不純物２６の相対
的に高濃度の導入はゲート電極１６及び第１の側壁のみ
をマスクにしているので、第２の側壁をもマスクにして
導入する方法に比べて、相対的に低濃度の第２導電型不
純物層３１の幅が狭い。
電型不純物２７の相対的に高濃度の導入はゲート電極１
６並びに第１及び第２の側壁をマスクにしているが、第
１導電型領域１２に対する第２導電型不純物２６の相対
的に高濃度の導入はゲート電極１６及び第１の側壁のみ
をマスクにしているので、第２の側壁をもマスクにして
導入する方法に比べて、相対的に低濃度の第２導電型不
純物層３１の幅が狭い。
【００２０】更に、相対的に高い温度で生成した第１の
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、ゲ
ート電極１６に対する絶縁耐圧が高い側壁を形成するこ
とができる。
絶縁膜２２から成る第１の側壁を相対的に低い温度で生
成した第２の絶縁膜２４から成る第２の側壁で覆ってい
るので、後に側壁がエッチングを受けても、第２の側壁
によって、膜質の良い第１の側壁がエッチングされない
様にすることができる。従って、低い温度で生成した絶
縁膜で側壁の全体を形成したり、相対的に低い温度で生
成した絶縁膜から成る側壁を相対的に高い温度で生成し
た絶縁膜から成る側壁で覆ったりする方法に比べて、ゲ
ート電極１６に対する絶縁耐圧が高い側壁を形成するこ
とができる。
【００２１】
【実施例】以下、ＬＤＤ構造で且つ自己整合コンタクト
構造のＣＭＯＳトランジスタに適用した本願の発明の第
１及び第２実施例を、図１、２を参照しながら説明す
る。図１が、第１実施例の製造方法を工程順に示してい
る。この第１実施例では、図１（ａ）に示す様に、Ｓｉ
基板１１にＰウェル１２とＮウェル１３とをまず形成す
る。そして、Ｓｉ基板１１の素子分離領域の表面にＳｉ
Ｏ2 膜１４を形成し、素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜１５を形成する。
構造のＣＭＯＳトランジスタに適用した本願の発明の第
１及び第２実施例を、図１、２を参照しながら説明す
る。図１が、第１実施例の製造方法を工程順に示してい
る。この第１実施例では、図１（ａ）に示す様に、Ｓｉ
基板１１にＰウェル１２とＮウェル１３とをまず形成す
る。そして、Ｓｉ基板１１の素子分離領域の表面にＳｉ
Ｏ2 膜１４を形成し、素子活性領域の表面にゲート酸化
膜としてのＳｉＯ2 膜１５を形成する。
【００２２】その後、ＣＶＤ法でＳｉＯ2 膜１４、１５
上に多結晶Ｓｉ膜を堆積させ、ＰＯＣｌ3 の蒸気に曝し
てこの蒸気からリンを熱拡散させるプレデポジション法
等で、多結晶Ｓｉ膜に不純物を添加する。そして、ＣＶ
Ｄ法で多結晶Ｓｉ膜上にＷＳｉx 膜を堆積させ、これら
の多結晶Ｓｉ膜とＷＳｉx 膜とでポリサイド膜１６を形
成する。
上に多結晶Ｓｉ膜を堆積させ、ＰＯＣｌ3 の蒸気に曝し
てこの蒸気からリンを熱拡散させるプレデポジション法
等で、多結晶Ｓｉ膜に不純物を添加する。そして、ＣＶ
Ｄ法で多結晶Ｓｉ膜上にＷＳｉx 膜を堆積させ、これら
の多結晶Ｓｉ膜とＷＳｉx 膜とでポリサイド膜１６を形
成する。
【００２３】その後、ＣＶＤ法でオフセット用のＳｉＯ
2 膜１７をポリサイド膜１６上に堆積させ、このＳｉＯ
2 膜１７上でレジスト（図示せず）をゲート電極のパタ
ーンに加工する。そして、このレジストをマスクにした
ＲＩＥで、ＳｉＯ2 膜１７とポリサイド膜１６とをゲー
ト電極のパターンに連続的に加工する。ここまでは従来
公知の製造方法と同じであるが、本実施例では、その
後、Ｐウェル１２のＳｉＯ2 膜１４、１７とポリサイド
膜１６とをマスクにして、Ｐウェル１２の素子活性領域
のみにヒ素２１を低濃度にイオン注入する。
2 膜１７をポリサイド膜１６上に堆積させ、このＳｉＯ
2 膜１７上でレジスト（図示せず）をゲート電極のパタ
ーンに加工する。そして、このレジストをマスクにした
ＲＩＥで、ＳｉＯ2 膜１７とポリサイド膜１６とをゲー
ト電極のパターンに連続的に加工する。ここまでは従来
公知の製造方法と同じであるが、本実施例では、その
後、Ｐウェル１２のＳｉＯ2 膜１４、１７とポリサイド
膜１６とをマスクにして、Ｐウェル１２の素子活性領域
のみにヒ素２１を低濃度にイオン注入する。
【００２４】次に、既述の高温ＣＶＤでＳｉＯ2 膜２２
を全面に堆積させ、このＳｉＯ2 膜２２の全面をエッチ
バックして、図１（ｂ）に示す様に、ポリサイド膜１６
及びＳｉＯ2 膜１７の側面にＳｉＯ2 膜２２から成る側
壁を形成する。そして、Ｎウェル１３のＳｉＯ2 膜１
４、１７、２２とポリサイド膜１６とをマスクにして、
Ｎウェル１３の素子活性領域のみにボロン２３を低濃度
にイオン注入する。
を全面に堆積させ、このＳｉＯ2 膜２２の全面をエッチ
バックして、図１（ｂ）に示す様に、ポリサイド膜１６
及びＳｉＯ2 膜１７の側面にＳｉＯ2 膜２２から成る側
壁を形成する。そして、Ｎウェル１３のＳｉＯ2 膜１
４、１７、２２とポリサイド膜１６とをマスクにして、
Ｎウェル１３の素子活性領域のみにボロン２３を低濃度
にイオン注入する。
【００２５】次に、既述の低温ＣＶＤでＳｉＯ2 膜２４
を全面に堆積させ、このＳｉＯ2 膜２４の全面をエッチ
バックして、図１（ｃ）に示す様に、ＳｉＯ2 膜２２の
外側面にＳｉＯ2 膜２４から成る側壁を形成する。これ
によって、ＳｉＯ2 膜１４、２４に囲まれているコンタ
クト孔２５が、ポリサイド膜１６に対して自己整合的に
開孔される。
を全面に堆積させ、このＳｉＯ2 膜２４の全面をエッチ
バックして、図１（ｃ）に示す様に、ＳｉＯ2 膜２２の
外側面にＳｉＯ2 膜２４から成る側壁を形成する。これ
によって、ＳｉＯ2 膜１４、２４に囲まれているコンタ
クト孔２５が、ポリサイド膜１６に対して自己整合的に
開孔される。
【００２６】その後、Ｐウェル１２のＳｉＯ2 膜１４、
１７、２２、２４とポリサイド膜１６とをマスクにし
て、Ｐウェル１２の素子活性領域にリン２６を高濃度に
イオン注入し、Ｎウェル１３のＳｉＯ2 膜１４、１７、
２２、２４とポリサイド膜１６とをマスクにして、Ｎウ
ェル１３の素子活性領域にボロン２７を高濃度にイオン
注入する。
１７、２２、２４とポリサイド膜１６とをマスクにし
て、Ｐウェル１２の素子活性領域にリン２６を高濃度に
イオン注入し、Ｎウェル１３のＳｉＯ2 膜１４、１７、
２２、２４とポリサイド膜１６とをマスクにして、Ｎウ
ェル１３の素子活性領域にボロン２７を高濃度にイオン
注入する。
【００２７】次に、配線（図示せず）を形成した後、ア
ニールを行って、図１（ｄ）に示す様に、Ｐウェル１２
では、ヒ素２１を含むＮ- 型の不純物層３１をＳｉＯ2
膜２２、２４下に形成し、主にリン２６を含むＮ+ 型の
不純物層３２をＳｉＯ2 膜２２、２４の外側に形成す
る。また、Ｎウェル１３では、ボロン２３を含むＰ- 型
の不純物層３３をＳｉＯ2 膜２４下に形成し、主にボロ
ン２７を含むＰ+ 型の不純物層３４をＳｉＯ2 膜２２、
２４の外側に形成する。
ニールを行って、図１（ｄ）に示す様に、Ｐウェル１２
では、ヒ素２１を含むＮ- 型の不純物層３１をＳｉＯ2
膜２２、２４下に形成し、主にリン２６を含むＮ+ 型の
不純物層３２をＳｉＯ2 膜２２、２４の外側に形成す
る。また、Ｎウェル１３では、ボロン２３を含むＰ- 型
の不純物層３３をＳｉＯ2 膜２４下に形成し、主にボロ
ン２７を含むＰ+ 型の不純物層３４をＳｉＯ2 膜２２、
２４の外側に形成する。
【００２８】この結果、Ｐウェル１２にはＮチャネルト
ランジスタ３５が形成され、Ｎウェル１３にはＰチャネ
ルトランジスタ３６が形成される。その後、再び従来公
知の工程を実行して、この第１実施例を完成させる。こ
の第１実施例でも、Ｐ- 型の不純物層３３もある程度は
横方向へも拡散しているが、少なくともポリサイド膜１
６からはオフセットしている。このため、Ｐチャネルト
ランジスタ３６ではパンチスルーが生じにくく、また不
純物層３３がポリサイド膜１６からオフセットしていて
もＰチャネルトランジスタ３６では電流駆動能力には影
響がない。
ランジスタ３５が形成され、Ｎウェル１３にはＰチャネ
ルトランジスタ３６が形成される。その後、再び従来公
知の工程を実行して、この第１実施例を完成させる。こ
の第１実施例でも、Ｐ- 型の不純物層３３もある程度は
横方向へも拡散しているが、少なくともポリサイド膜１
６からはオフセットしている。このため、Ｐチャネルト
ランジスタ３６ではパンチスルーが生じにくく、また不
純物層３３がポリサイド膜１６からオフセットしていて
もＰチャネルトランジスタ３６では電流駆動能力には影
響がない。
【００２９】図２が、第２実施例の製造方法を工程順に
示している。この第２実施例でも、図２（ａ）（ｂ）に
示す様に、ポリサイド膜１６及びＳｉＯ2 膜１７の側面
にＳｉＯ2 膜２２から成る側壁を形成するまでは、上述
の第１実施例と実質的に同様の工程を実行する。
示している。この第２実施例でも、図２（ａ）（ｂ）に
示す様に、ポリサイド膜１６及びＳｉＯ2 膜１７の側面
にＳｉＯ2 膜２２から成る側壁を形成するまでは、上述
の第１実施例と実質的に同様の工程を実行する。
【００３０】しかし、この第２実施例では、この状態か
ら、Ｎウェル１３のＳｉＯ2 膜１４、１７、２２とポリ
サイド膜１６とをマスクにして、Ｎウェル１３の素子活
性領域にボロン２３を低濃度にイオン注入するだけでな
く、Ｐウェル１２のＳｉＯ2膜１４、１７、２２とポリ
サイド膜１６とをマスクにして、Ｐウェル１２の素子活
性領域にリン２６を高濃度にイオン注入する。
ら、Ｎウェル１３のＳｉＯ2 膜１４、１７、２２とポリ
サイド膜１６とをマスクにして、Ｎウェル１３の素子活
性領域にボロン２３を低濃度にイオン注入するだけでな
く、Ｐウェル１２のＳｉＯ2膜１４、１７、２２とポリ
サイド膜１６とをマスクにして、Ｐウェル１２の素子活
性領域にリン２６を高濃度にイオン注入する。
【００３１】従って、図２（ｃ）に示す様に、低温ＣＶ
ＤによるＳｉＯ2 膜２４でＳｉＯ2膜２２の外側面に側
壁を形成した状態で行うイオン注入は、Ｎウェル１３の
ＳｉＯ2 膜１４、１７、２２、２４とポリサイド膜１６
とをマスクにして、Ｎウェル１３の素子活性領域に対し
て行うボロン２７の高濃度のイオン注入のみである。そ
の後、再び上述の第１実施例と実質的に同様の工程を実
行して、図２（ｄ）に示す様に、この第２実施例を完成
させる。
ＤによるＳｉＯ2 膜２４でＳｉＯ2膜２２の外側面に側
壁を形成した状態で行うイオン注入は、Ｎウェル１３の
ＳｉＯ2 膜１４、１７、２２、２４とポリサイド膜１６
とをマスクにして、Ｎウェル１３の素子活性領域に対し
て行うボロン２７の高濃度のイオン注入のみである。そ
の後、再び上述の第１実施例と実質的に同様の工程を実
行して、図２（ｄ）に示す様に、この第２実施例を完成
させる。
【００３２】図１（ｄ）と図２（ｄ）との比較からも明
らかな様に、Ｎチャネルトランジスタ３５の不純物層３
２が、上述の第１実施例ではＳｉＯ2 膜２２、２４の外
側に形成されているが、この第２実施例ではＳｉＯ2 膜
２２の外側に形成されている。従って、第２実施例のＮ
チャネルトランジスタ３５の方が、不純物層３１の幅が
狭く、電流駆動能力が高い。
らかな様に、Ｎチャネルトランジスタ３５の不純物層３
２が、上述の第１実施例ではＳｉＯ2 膜２２、２４の外
側に形成されているが、この第２実施例ではＳｉＯ2 膜
２２の外側に形成されている。従って、第２実施例のＮ
チャネルトランジスタ３５の方が、不純物層３１の幅が
狭く、電流駆動能力が高い。
【００３３】なお、以上の第１及び第２実施例の何れも
が本願の発明をＬＤＤ構造で且つ自己整合コンタクト構
造のＣＭＯＳトランジスタに適用したものであるが、自
己整合コンタクト構造ではないトランジスタに適用する
のであれば、ポリサイド膜１６上のオフセット用のＳｉ
Ｏ2 膜１７は不要である。
が本願の発明をＬＤＤ構造で且つ自己整合コンタクト構
造のＣＭＯＳトランジスタに適用したものであるが、自
己整合コンタクト構造ではないトランジスタに適用する
のであれば、ポリサイド膜１６上のオフセット用のＳｉ
Ｏ2 膜１７は不要である。
【００３４】
【発明の効果】請求項１の半導体装置の製造方法では、
不純物の拡散が少ないので、微細な半導体装置を製造す
ることができる。また、導電膜に対する絶縁耐圧が高い
側壁を形成することができるので、信頼性の高い半導体
装置を製造することができる。
不純物の拡散が少ないので、微細な半導体装置を製造す
ることができる。また、導電膜に対する絶縁耐圧が高い
側壁を形成することができるので、信頼性の高い半導体
装置を製造することができる。
【００３５】請求項２の半導体装置では、不純物の拡散
が少ないので、微細化が可能である。また、導電膜に対
する側壁の絶縁耐圧が高いので、信頼性が高い。
が少ないので、微細化が可能である。また、導電膜に対
する側壁の絶縁耐圧が高いので、信頼性が高い。
【００３６】請求項３の半導体装置の製造方法では、第
１導電型不純物の拡散係数が第２導電型不純物の拡散係
数より大きくても、第１導電型不純物層同士がゲート電
極の両側から接近し過ぎるのを防止することができるの
で、第１導電型チャネルトランジスタでパンチスルーが
生じにくい相補型半導体装置を製造することができる。
また、ゲート電極に対する絶縁耐圧が高い側壁を形成す
ることができるので、信頼性の高い半導体装置を製造す
ることができる。
１導電型不純物の拡散係数が第２導電型不純物の拡散係
数より大きくても、第１導電型不純物層同士がゲート電
極の両側から接近し過ぎるのを防止することができるの
で、第１導電型チャネルトランジスタでパンチスルーが
生じにくい相補型半導体装置を製造することができる。
また、ゲート電極に対する絶縁耐圧が高い側壁を形成す
ることができるので、信頼性の高い半導体装置を製造す
ることができる。
【００３７】請求項４の半導体装置の製造方法では、第
１導電型不純物の拡散係数が第２導電型不純物の拡散係
数より大きくても、第１導電型不純物層同士がゲート電
極の両側から接近し過ぎるのを防止することができるの
で、第１導電型チャネルトランジスタでパンチスルーが
生じにくい相補型半導体装置を製造することができる。
また、相対的に低濃度の第２導電型不純物層の幅が狭い
ので、第２導電型チャネルトランジスタの電流駆動能力
が高い相補型半導体装置を製造することができる。更
に、ゲート電極に対する絶縁耐圧が高い側壁を形成する
ことができるので、信頼性の高い半導体装置を製造する
ことができる。
１導電型不純物の拡散係数が第２導電型不純物の拡散係
数より大きくても、第１導電型不純物層同士がゲート電
極の両側から接近し過ぎるのを防止することができるの
で、第１導電型チャネルトランジスタでパンチスルーが
生じにくい相補型半導体装置を製造することができる。
また、相対的に低濃度の第２導電型不純物層の幅が狭い
ので、第２導電型チャネルトランジスタの電流駆動能力
が高い相補型半導体装置を製造することができる。更
に、ゲート電極に対する絶縁耐圧が高い側壁を形成する
ことができるので、信頼性の高い半導体装置を製造する
ことができる。
【図１】本願の発明の第１実施例を工程順に示す側断面
図である。
図である。
【図２】本願の発明の第２実施例を工程順に示す側断面
図である。
図である。
１１ Ｓｉ基板 １２ Ｐウェル １３ Ｎウェル １６ ポリサイド膜 ２１ ヒ素 ２２ ＳｉＯ2 膜 ２３ ボロン ２４ ＳｉＯ2 膜 ２６ リン ２７ ボロン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/31 Ｃ 27/092
Claims (4)
- 【請求項１】 相対的に高い温度で生成した第１の絶縁
膜から成る第１の側壁を導電膜の側面に形成する工程
と、 相対的に低い温度で生成した第２の絶縁膜から成る第２
の側壁を前記第１の側壁の前記導電膜とは反対側の側面
に形成する工程とを具備する半導体装置の製造方法。 - 【請求項２】 相対的に高い温度で生成された第１の絶
縁膜から成っており導電膜の側面に形成されている第１
の側壁と、 相対的に低い温度で生成された第２の絶縁膜から成って
おり前記第１の側壁の前記導電膜とは反対側の側面に形
成されている第２の側壁とを具備する半導体装置。 - 【請求項３】 半導体基板の第１及び第２導電型領域に
ゲート電極を形成する工程と、 前記第１導電型領域の前記ゲート電極をマスクにして、
この第１導電型領域に第２導電型不純物を相対的に低濃
度に導入する工程と、 前記第２導電型不純物を導入した後に、前記第１及び第
２導電型領域の前記ゲート電極の側面に、相対的に高い
温度で生成した第１の絶縁膜から成る第１の側壁を形成
する工程と、 前記第２導電型領域の前記ゲート電極及び前記第１の側
壁をマスクにして、この第２導電型領域に第１導電型不
純物を相対的に低濃度に導入する工程と、 前記第１導電型不純物を導入した後に、前記第１及び第
２導電型領域の前記第１の側壁の前記ゲート電極とは反
対側の側面に、相対的に低い温度で生成した第２の絶縁
膜から成る第２の側壁を形成する工程と、 前記第１導電型領域の前記ゲート電極並びに前記第１及
び第２の側壁をマスクにして、この第１導電型領域に第
２導電型不純物を相対的に高濃度に導入する工程と、 前記第２導電型領域の前記ゲート電極並びに前記第１及
び第２の側壁をマスクにして、この第２導電型領域に第
１導電型不純物を相対的に高濃度に導入する工程とを具
備する半導体装置の製造方法。 - 【請求項４】 半導体基板の第１及び第２導電型領域に
ゲート電極を形成する工程と、 前記第１導電型領域の前記ゲート電極をマスクにして、
この第１導電型領域に第２導電型不純物を相対的に低濃
度に導入する工程と、 前記第２導電型不純物を導入した後に、前記第１及び第
２導電型領域の前記ゲート電極の側面に、相対的に高い
温度で生成した第１の絶縁膜から成る第１の側壁を形成
する工程と、 前記第１導電型領域の前記ゲート電極及び前記第１の側
壁をマスクにして、この第１導電型領域に第２導電型不
純物を相対的に高濃度に導入する工程と、 前記第２導電型領域の前記ゲート電極及び前記第１の側
壁をマスクにして、この第２導電型領域に第１導電型不
純物を相対的に低濃度に導入する工程と、 前記第２導電型不純物を相対的に高濃度に導入し且つ前
記第１導電型不純物を導入した後に、前記第１及び第２
導電型領域の前記第１の側壁の前記ゲート電極とは反対
側の側面に、相対的に低い温度で生成した第２の絶縁膜
から成る第２の側壁を形成する工程と、 前記第２導電型領域の前記ゲート電極並びに前記第１及
び第２の側壁をマスクにして、この第２導電型領域に第
１導電型不純物を相対的に高濃度に導入する工程とを具
備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021720A JPH06216151A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5021720A JPH06216151A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216151A true JPH06216151A (ja) | 1994-08-05 |
Family
ID=12062922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5021720A Pending JPH06216151A (ja) | 1993-01-14 | 1993-01-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06216151A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321557A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| WO2000001011A1 (en) * | 1998-06-26 | 2000-01-06 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an nmos source/drain implant and a pmos ldd implant |
| JP2001044405A (ja) * | 1999-06-28 | 2001-02-16 | Hyundai Electronics Ind Co Ltd | イメージセンサ及びその製造方法 |
| JP2003100902A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US7888198B1 (en) | 1998-05-20 | 2011-02-15 | Samsung Electronics Co., Ltd. | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region |
| JP2011155284A (ja) * | 2011-03-18 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
-
1993
- 1993-01-14 JP JP5021720A patent/JPH06216151A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321557A (ja) * | 1995-05-24 | 1996-12-03 | Nec Corp | Ｃｍｏｓ半導体装置の製造方法 |
| US7888198B1 (en) | 1998-05-20 | 2011-02-15 | Samsung Electronics Co., Ltd. | Method of fabricating a MOS transistor with double sidewall spacers in a peripheral region and single sidewall spacers in a cell region |
| WO2000001011A1 (en) * | 1998-06-26 | 2000-01-06 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an nmos source/drain implant and a pmos ldd implant |
| JP2001044405A (ja) * | 1999-06-28 | 2001-02-16 | Hyundai Electronics Ind Co Ltd | イメージセンサ及びその製造方法 |
| US7998802B2 (en) | 2001-09-21 | 2011-08-16 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| JP2003100902A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US8415213B2 (en) | 2001-09-21 | 2013-04-09 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8541272B2 (en) | 2001-09-21 | 2013-09-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8642418B2 (en) | 2001-09-21 | 2014-02-04 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8859360B2 (en) | 2001-09-21 | 2014-10-14 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US8987081B2 (en) | 2001-09-21 | 2015-03-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US9214464B2 (en) | 2001-09-21 | 2015-12-15 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| US9349816B2 (en) | 2001-09-21 | 2016-05-24 | Renesas Electronics Corporation | Method of manufacturing semiconductor device with offset sidewall structure |
| JP2011155284A (ja) * | 2011-03-18 | 2011-08-11 | Renesas Electronics Corp | 半導体装置の製造方法 |
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