JPH033056A - チャネル制御装置 - Google Patents
チャネル制御装置Info
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- JPH033056A JPH033056A JP13787689A JP13787689A JPH033056A JP H033056 A JPH033056 A JP H033056A JP 13787689 A JP13787689 A JP 13787689A JP 13787689 A JP13787689 A JP 13787689A JP H033056 A JPH033056 A JP H033056A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数個の周辺入出力装置に対するデータ転送を行うチャ
ネル装置を有し、上位装置からの入出力処理要求を前記
チャネル装置に割当て且つ、チャネル装置を介して送ら
れる周辺入出力装置からの処理要求を処理するチャネル
制御装置に関し、上位装置からの処理要求とチャネル装
置からの処理要求を効率的に均衡させて実行することを
目的とし、 前記チャネル装置に於ける処理要求を複数個、キューイ
ングする第１のキュー記憶装置と、前記上位装置からの
入出力処理要求をキューイングする第２のキュー記憶装
置と、前記第１のキュー記憶装置の処理要求の個数を格
納するキューレングス記憶装置と、予め決められた限界
キューレングスより前記キューレングス記憶装置に格納
された個数が大きい場合のみに、第１のキュー記憶装置
に格納されている処理要求を優先して実行する入出力処
理装置を有する構成とする。
ネル装置を有し、上位装置からの入出力処理要求を前記
チャネル装置に割当て且つ、チャネル装置を介して送ら
れる周辺入出力装置からの処理要求を処理するチャネル
制御装置に関し、上位装置からの処理要求とチャネル装
置からの処理要求を効率的に均衡させて実行することを
目的とし、 前記チャネル装置に於ける処理要求を複数個、キューイ
ングする第１のキュー記憶装置と、前記上位装置からの
入出力処理要求をキューイングする第２のキュー記憶装
置と、前記第１のキュー記憶装置の処理要求の個数を格
納するキューレングス記憶装置と、予め決められた限界
キューレングスより前記キューレングス記憶装置に格納
された個数が大きい場合のみに、第１のキュー記憶装置
に格納されている処理要求を優先して実行する入出力処
理装置を有する構成とする。
本発明は、複数の入出力要求（以下、Ｉ１０要求と略す
）をチャネル制御装置（以下、ＣＨＰと略す）内にキュ
ーイングしながら複数のチャネル装置を多重動作させる
チャネル制御装置に於いて、前記Ｉ１０要求をチャネル
装置に対するディスパッチ、該チャネル装置からの割り
込み要求を効率的に均衡させることを実現するものであ
る。
）をチャネル制御装置（以下、ＣＨＰと略す）内にキュ
ーイングしながら複数のチャネル装置を多重動作させる
チャネル制御装置に於いて、前記Ｉ１０要求をチャネル
装置に対するディスパッチ、該チャネル装置からの割り
込み要求を効率的に均衡させることを実現するものであ
る。
中央処理装置（以下、ＣＰＵと略す）で、Ｉ１０要求が
発生して、これがＣＨＰに伝達されると、ＣＨＰ内の入
出カプロセッサ（以下、ＩＯＰと略す）は、前記Ｉ１０
要求を−Ｈキューイングする。
発生して、これがＣＨＰに伝達されると、ＣＨＰ内の入
出カプロセッサ（以下、ＩＯＰと略す）は、前記Ｉ１０
要求を−Ｈキューイングする。
前記Ｉ１０要求がＩ１０要求要求中ューの先頭に達する
と、ＩＯＰは前記１１０要求を、チャネル装置に伝達し
、データ転送等を開始させ、前記Ｉ１０要求の対象であ
る入出力装置に対応するサブチャネル制御ブロック（以
下、ＳＣＢと略す）をデータ転送中とする。チャネル装
置がビジーならば、前記Ｉ１０要求は再びＩ１０要求要
求中ューに投入しチャネル装置のビジー状態が解除され
るのを待つ。
と、ＩＯＰは前記１１０要求を、チャネル装置に伝達し
、データ転送等を開始させ、前記Ｉ１０要求の対象であ
る入出力装置に対応するサブチャネル制御ブロック（以
下、ＳＣＢと略す）をデータ転送中とする。チャネル装
置がビジーならば、前記Ｉ１０要求は再びＩ１０要求要
求中ューに投入しチャネル装置のビジー状態が解除され
るのを待つ。
一方、チャネル装置により割り込み要求が発生すると、
ＩＯＰはこれに応答して、ＳＣＢを探索してコマンドチ
エイン要求であるならば、チャネル装置に対して、チエ
イン指示を行い、又、データ転送終了割り込みならば、
ＳＣＢを割り込み状態とし、前記割り込み要求をＣＰＵ
に対する割込みキューに投入する。
ＩＯＰはこれに応答して、ＳＣＢを探索してコマンドチ
エイン要求であるならば、チャネル装置に対して、チエ
イン指示を行い、又、データ転送終了割り込みならば、
ＳＣＢを割り込み状態とし、前記割り込み要求をＣＰＵ
に対する割込みキューに投入する。
これらの処理の間には、優先順位は特になく複数のＩ１
０要求、割込み要求のうち最初に見つけたものから実行
して行く。
０要求、割込み要求のうち最初に見つけたものから実行
して行く。
〔発明が解決しようとする課題］
さて、複数のチャネル装置からの割込み要求と、ＣＰＵ
からのＩ１０要求のディスパッチ等の発生頻度に差があ
る場合、特に割込み要求の発生頻度がＩ１０要求の発生
頻度よりも高い場合、何らかの優先順位を付けずに処理
を続けると、チャネル装置からの割込みキューの長さは
増大する一方で、割込みキューの最後尾に付けられた要
求がＩ１０プロセッサに受は付けられるのは非常に遅く
なる。
からのＩ１０要求のディスパッチ等の発生頻度に差があ
る場合、特に割込み要求の発生頻度がＩ１０要求の発生
頻度よりも高い場合、何らかの優先順位を付けずに処理
を続けると、チャネル装置からの割込みキューの長さは
増大する一方で、割込みキューの最後尾に付けられた要
求がＩ１０プロセッサに受は付けられるのは非常に遅く
なる。
即ち、ＣＰＵからのＩ１０要求に比べて、チャネル装置
からの割込み要求が多いからである。
からの割込み要求が多いからである。
上述した様に、チャネル装置からの割込み要求が、長い
間受は付けられないと、処理時間制限のあるコマンドチ
エインの再結合要求ならば、コマンドオーバランが発生
してしまう。
間受は付けられないと、処理時間制限のあるコマンドチ
エインの再結合要求ならば、コマンドオーバランが発生
してしまう。
一方、ＣＰＵからのＩ１０要求は、キューイングを前提
とした突き放し処理なのでタイムアウトが発生すること
は無い。
とした突き放し処理なのでタイムアウトが発生すること
は無い。
上記課題の発生は、システム環境、実行プログラムに依
存することが多く、−ａ的な対策が難しい。
存することが多く、−ａ的な対策が難しい。
よって、本発明の目的は、上記課題を悉く解決し、ＣＰ
ＵからのＩ１０要求とチャネル装置からの割込み要求の
を効率的に均衡させるチャネル制御装置を提供すること
にある。
ＵからのＩ１０要求とチャネル装置からの割込み要求の
を効率的に均衡させるチャネル制御装置を提供すること
にある。
第１図は本発明の原理図である。１は上位装置、７０〜
７７は周辺入出力装置１．６０〜６３はチャネル装置、
４はチャネル制御装置、８は第１のキュー記憶装置、１
０は第２のキュー記憶装置、９は入出力処理装置、１０
０はキューレングス記憶装置である。複数個の周辺入出
力装置７０〜７７に対するデータ転送を行うチャネル装
置６０〜６３を有し、上位装置１からの入出力処理要求
を前記チャネル装置６０〜６３に割当て、且つ、チャネ
ル装置６０〜６３を介して送られる周辺入出力装置７０
〜７７からの処理要求を処理するチャネル制御装置４に
於いて、前記チャネル装置６０〜６３に於ける処理要求
を複数個、キューイングする第１のキュー記憶装置８と
、前記上位装置１からの入出力処理要求をキューイング
する第２のキュー記憶装置１０と、前記第１のキュー記
憶装置の処理要求の個数を格納するキューレングス記憶
装置１００と、予め決められた限界キューレングスより
前記キューレングス記憶装置１００に格納された個数が
大きい場合のみに、第１のキュー記憶装置８に格納され
ている処理要求を優先して実行する入出力処理装置９を
有する構成とする。
７７は周辺入出力装置１．６０〜６３はチャネル装置、
４はチャネル制御装置、８は第１のキュー記憶装置、１
０は第２のキュー記憶装置、９は入出力処理装置、１０
０はキューレングス記憶装置である。複数個の周辺入出
力装置７０〜７７に対するデータ転送を行うチャネル装
置６０〜６３を有し、上位装置１からの入出力処理要求
を前記チャネル装置６０〜６３に割当て、且つ、チャネ
ル装置６０〜６３を介して送られる周辺入出力装置７０
〜７７からの処理要求を処理するチャネル制御装置４に
於いて、前記チャネル装置６０〜６３に於ける処理要求
を複数個、キューイングする第１のキュー記憶装置８と
、前記上位装置１からの入出力処理要求をキューイング
する第２のキュー記憶装置１０と、前記第１のキュー記
憶装置の処理要求の個数を格納するキューレングス記憶
装置１００と、予め決められた限界キューレングスより
前記キューレングス記憶装置１００に格納された個数が
大きい場合のみに、第１のキュー記憶装置８に格納され
ている処理要求を優先して実行する入出力処理装置９を
有する構成とする。
入出力処理装置９は、予め決められた限界キューレング
スよりキューレングス記憶装置１００に格納された個数
が大きい場合のみに、第１のキュー記憶装置８に格納さ
れている処理要求を優先して実行する。従って、上位装
置からの処理要求とチャネル装置からの処理要求を効率
的に均衡させることが可能となる。
スよりキューレングス記憶装置１００に格納された個数
が大きい場合のみに、第１のキュー記憶装置８に格納さ
れている処理要求を優先して実行する。従って、上位装
置からの処理要求とチャネル装置からの処理要求を効率
的に均衡させることが可能となる。
第２図は、チャネル装置からの割込み処理をキューイン
グするキュー記憶装置と、キューレングス記憶装置の構
成図、第３図は第２図中の動作を説明する為の表、第４
図はＩＯＰの処理フローチャート図、第５図は情報処理
装置の全体図である。第５図中、１はＣＰＵでありデー
タの処理を直接行うもの、２は主記憶制−御装置（以下
、ＭＣＵと略す）であり他ユニットからのメモリ・アク
セス要求の実行を制御するもの、３は主記憶装置（以下
、ＭＳＵと略す）であ・り外部から提供されたデータ或
いは処理済のデータ、プログラム等を格納するもの、４
はＣＨＰであり、ＭＳＵ３と入出力装置間のデータ転送
を行うもの、５はＳＶＰ、６０〜６３はチャネル装置、
７０〜７７は入出力装置（以下、ＩＯＤと略す）、８は
キュー記憶装置でチャネル装置６０〜６３の割込み要求
をキューイングする。９はＩＯＰ、１０もキュー記憶装
置でＣＰＵからのＩ１０要求を記憶する。ＣＨＦ２は内
部に持つｌ０Ｐ９により動作を制御される。
グするキュー記憶装置と、キューレングス記憶装置の構
成図、第３図は第２図中の動作を説明する為の表、第４
図はＩＯＰの処理フローチャート図、第５図は情報処理
装置の全体図である。第５図中、１はＣＰＵでありデー
タの処理を直接行うもの、２は主記憶制−御装置（以下
、ＭＣＵと略す）であり他ユニットからのメモリ・アク
セス要求の実行を制御するもの、３は主記憶装置（以下
、ＭＳＵと略す）であ・り外部から提供されたデータ或
いは処理済のデータ、プログラム等を格納するもの、４
はＣＨＰであり、ＭＳＵ３と入出力装置間のデータ転送
を行うもの、５はＳＶＰ、６０〜６３はチャネル装置、
７０〜７７は入出力装置（以下、ＩＯＤと略す）、８は
キュー記憶装置でチャネル装置６０〜６３の割込み要求
をキューイングする。９はＩＯＰ、１０もキュー記憶装
置でＣＰＵからのＩ１０要求を記憶する。ＣＨＦ２は内
部に持つｌ０Ｐ９により動作を制御される。
以下、図面を参照して本発明の一実施例を説明する。
ＣＰＵＩから発行されるチャネル装置６０〜６３に接続
されるｌ０Ｄ７０〜７７に対するＩ１０要求は、ｌ０Ｐ
９を経由して、−旦キュー記憶装置ＩＯにキューイング
された後に、チャネル装置６０〜６３に伝達され、実行
される。
されるｌ０Ｄ７０〜７７に対するＩ１０要求は、ｌ０Ｐ
９を経由して、−旦キュー記憶装置ＩＯにキューイング
された後に、チャネル装置６０〜６３に伝達され、実行
される。
又、ｌ０Ｐ９自身もデータ転送、入出力割込み等を制御
するための管理情報（サブチャネル）を主記憶装置上に
おくため、メモリアクセス機能を有している。チャネル
装置６０〜６３で発生した割込み要求は、キュー記憶装
置８に投入され、キューレングス１０がカウントアツプ
される。ＩＯＰ９が前記割込みを受は付けると割込み要
求は、前記キュー記憶装置８からデキューされ、キュー
レングスｌＯが１つ減らされる。
するための管理情報（サブチャネル）を主記憶装置上に
おくため、メモリアクセス機能を有している。チャネル
装置６０〜６３で発生した割込み要求は、キュー記憶装
置８に投入され、キューレングス１０がカウントアツプ
される。ＩＯＰ９が前記割込みを受は付けると割込み要
求は、前記キュー記憶装置８からデキューされ、キュー
レングスｌＯが１つ減らされる。
以下、ｌ０Ｐ９の処理を第４図フローチャートに従って
説明する。
説明する。
１０Ｐ９は、通常アイドルループを形成する中で、新た
なサービス要求が発生しているかどうかを監視している
。ＣＰＵＩからのＩ１０処理要求があれば（ステップ９
１）、キュー記憶装置ＩＯにエンキューする（ステップ
９２）。
なサービス要求が発生しているかどうかを監視している
。ＣＰＵＩからのＩ１０処理要求があれば（ステップ９
１）、キュー記憶装置ＩＯにエンキューする（ステップ
９２）。
チャネル装置６０〜６３から割込み要求があれば（ステ
ップ９３）、キュー記憶装置８にエンキューする。この
時、キューレングス１０は１加算される（ステップ９４
）。
ップ９３）、キュー記憶装置８にエンキューする。この
時、キューレングス１０は１加算される（ステップ９４
）。
次いで、キューレングスを読み取る（ステップ９５）。
前記キューレングスの長さが予め決められた所定の長さ
よりも大きい場合は、チャネル割込み処理を行う（ステ
ップ９６）。即ち、ディスパッチ（ＣＰＵからのＩ１０
処理）を行わないで、チャネル装置からの割込み処理の
優先順位を上げる。より具体的に言えば、ディスパッチ
を行わないで、前記Ｉ１０要求をキュー記憶装置ｌＯに
滞留させたままにしておく。
よりも大きい場合は、チャネル割込み処理を行う（ステ
ップ９６）。即ち、ディスパッチ（ＣＰＵからのＩ１０
処理）を行わないで、チャネル装置からの割込み処理の
優先順位を上げる。より具体的に言えば、ディスパッチ
を行わないで、前記Ｉ１０要求をキュー記憶装置ｌＯに
滞留させたままにしておく。
仮に、前記キューレングスが前記予め決められた所定の
長さよりも大きく無い場合は、ディスパッチを行い（ス
テップ９８）、チャネル装置からの割込み処理を行う（
ステップ９９）。
長さよりも大きく無い場合は、ディスパッチを行い（ス
テップ９８）、チャネル装置からの割込み処理を行う（
ステップ９９）。
即ち、キュー記憶装置８に記憶されたチャネル装置から
の割込み要求は、予め決められたキューレングス（以下
、限界キューレングスと略す）を限度として常に一定の
値以下に押さえられる。
の割込み要求は、予め決められたキューレングス（以下
、限界キューレングスと略す）を限度として常に一定の
値以下に押さえられる。
また、限界キューレングスの値を可変とすることより、
５ＶＰ５から初期設定することにより、システムに応じ
た制御が可能となる。
５ＶＰ５から初期設定することにより、システムに応じ
た制御が可能となる。
以下、キュー記憶装置８と、キューレングスｌＯの動作
を説明する。第２図を参照する。
を説明する。第２図を参照する。
割込み要求がチャネル装置に於いて発生すると、前記要
求は前記チャネル番号（ＲＱ＃）と共に割込み要求内容
（ＲＱＤＡＴＡ）が、ｌ０Ｐ９に伝えられる。
求は前記チャネル番号（ＲＱ＃）と共に割込み要求内容
（ＲＱＤＡＴＡ）が、ｌ０Ｐ９に伝えられる。
前記ＲＱＤＡＴＡは制御するチャネル数（ここでは１２
８）に対応するだけのエントリを持つ、キュースタック
８０２に格納される。前記キュースタックの記憶領域は
、チャネル番号に対応している。第３図は第２図の動作
説明図で、ＳＴはステージを表し、ＲＷは書き込み又は
読み取りを表す。ＱＷＴ＃は第２図のＱＷＴ＃８６に格
納される値、Ｑ Ｗ Ｔ ＤＡＴＡは第２図のＱＷＴＤ
ＡＴＡ８７の値、ＱＬは第２図のキューレングス記憶袋
Ｎ１０３に格納されたキューレングスへの加算減算を示
す。
８）に対応するだけのエントリを持つ、キュースタック
８０２に格納される。前記キュースタックの記憶領域は
、チャネル番号に対応している。第３図は第２図の動作
説明図で、ＳＴはステージを表し、ＲＷは書き込み又は
読み取りを表す。ＱＷＴ＃は第２図のＱＷＴ＃８６に格
納される値、Ｑ Ｗ Ｔ ＤＡＴＡは第２図のＱＷＴＤ
ＡＴＡ８７の値、ＱＬは第２図のキューレングス記憶袋
Ｎ１０３に格納されたキューレングスへの加算減算を示
す。
ＴＯＰ＃は第２図のＴＯＰ＃８３に格納される値、ＢＴ
Ｍ＃は第２図のＢＴＭ＃８４に格納される値である。
Ｍ＃は第２図のＢＴＭ＃８４に格納される値である。
全くキューイングされていないときは、ステージ１ （
第３図ＥＮＱＩ）に於いて、トップチャネル番号ＴＯＰ
＃８３とボトムチャネル番号ＢＴＭ＃８４に登録する。
第３図ＥＮＱＩ）に於いて、トップチャネル番号ＴＯＰ
＃８３とボトムチャネル番号ＢＴＭ＃８４に登録する。
同時に、・キューレングス１０３が加算器１０１によっ
て、１だけ増加する。即ち、キューレングスが１となる
。ステージ２に於いて、キューアドレス８５（以下、Ｑ
Ａと略す）、前記ＢＴＭ＃８４に登録された、ボトムチ
ャネル番号を登録する。リクエストデータ８２が、ＱＷ
ＴＤＡＴＡ８７に登録され、キュースタックエントリ８
０２に格納される。
て、１だけ増加する。即ち、キューレングスが１となる
。ステージ２に於いて、キューアドレス８５（以下、Ｑ
Ａと略す）、前記ＢＴＭ＃８４に登録された、ボトムチ
ャネル番号を登録する。リクエストデータ８２が、ＱＷ
ＴＤＡＴＡ８７に登録され、キュースタックエントリ８
０２に格納される。
すでに幾つかの割込み要求がキューイングされている場
合を説明する。
合を説明する。
ステージ１（第３図ＥＮＱＩ）に於いて、キューアドレ
ス（以下、ＱＡと略す）８５として、ボトムチャネル番
号ＢＴＭ＃８４ （キュースタック８０２の最後尾の番
号）が選択される。ＱＷＴ＃８６は、いま要求を出して
いるチャネル番号となる。同時に、キューレングス１０
３を加算器ｌＯ１によって１だけ増加させる。ＢＴＭ＃
８４は、ＲＱ＃８１に更新される。
ス（以下、ＱＡと略す）８５として、ボトムチャネル番
号ＢＴＭ＃８４ （キュースタック８０２の最後尾の番
号）が選択される。ＱＷＴ＃８６は、いま要求を出して
いるチャネル番号となる。同時に、キューレングス１０
３を加算器ｌＯ１によって１だけ増加させる。ＢＴＭ＃
８４は、ＲＱ＃８１に更新される。
ステージ２に於いて、ＱＡとしてＢＴＭ＃８４が選択さ
れて、リクエストデータが、キュースタックエントリ８
０２に格納される。
れて、リクエストデータが、キュースタックエントリ８
０２に格納される。
読み出しの場合の動作を説明する。先ず、読みだした結
果、キューレングスがＯになる場合を説明する。
果、キューレングスがＯになる場合を説明する。
ステージ１ （第３図ＤＥＱ３）でＱＡ８５に、トップ
チャネル番号ＴＯＰ＃８３を格納する。
チャネル番号ＴＯＰ＃８３を格納する。
ステージ２で、前記ＱＡ８５でしめされるキュースタッ
ク８０２から、リクエストデータをよみとる。その時に
同時に、キューレングス１０３から一１減算を、減算器
１０２によって行う。
ク８０２から、リクエストデータをよみとる。その時に
同時に、キューレングス１０３から一１減算を、減算器
１０２によって行う。
次に、読みだした結果、キューレングスがＯにならない
場合を説明する。
場合を説明する。
ステージ１ （第３図ＤＥＱ４）でＱＡ８５に、トップ
チャネル番号ＴＯＰ＃８３を格納する。
チャネル番号ＴＯＰ＃８３を格納する。
ステージ２で、前記ＱＡ８５でしめされるキュースタッ
ク８０２から、リクエストデータをよみとる。その時に
同時に、キューレングス１０３から一１減算を、減算器
１０２によって行う。ネクストチャネル番号も、ネクス
トチャネル番号スタック８０１から読みだされ、ＴＯＰ
＃８３に格納される。
ク８０２から、リクエストデータをよみとる。その時に
同時に、キューレングス１０３から一１減算を、減算器
１０２によって行う。ネクストチャネル番号も、ネクス
トチャネル番号スタック８０１から読みだされ、ＴＯＰ
＃８３に格納される。
第２図におけるμの表示は、Ｉ１０プロセッサ９に読み
取られることを示している。前記読み取られた情報は、
前述したフローチャートの処理に使用される。
取られることを示している。前記読み取られた情報は、
前述したフローチャートの処理に使用される。
以上、実施例に従って本発明を説明した。
本明細書を完全に理解することによって、当業者に於い
ては、本発明の精神及び範囲から逸脱することなく、本
発明のこれら及びその他の実現が明白となるものである
。
ては、本発明の精神及び範囲から逸脱することなく、本
発明のこれら及びその他の実現が明白となるものである
。
以上、詳述した様に、本発明によってチャネル制御装置
に対するサービス要求、中でもＩ１０処理要求及びチャ
ネル装置からの割込み要求処理の均衡化をはかることが
可能となる。
に対するサービス要求、中でもＩ１０処理要求及びチャ
ネル装置からの割込み要求処理の均衡化をはかることが
可能となる。
第１図は本発明の原理説明図、第２図はチャネル装置か
らの割込み処理をキューイングするキュー記憶装置と、
キューレングス記憶装置の構成図、第３図は第１図中の
動作を説明する為の表、第４図はｌＯＰの処理フローチ
ャート図、第５図は情報処理装置の全体図である。 １・・・ＣＰＵ ２・・・ＭＣＵ ３・・・ＭＳＵ ４・・・ＣＨＰ ５・・・５ＶＰ ６０〜６３・・・チャネル装置 ７０〜７７・・・ＩＯＤ 賀方邑仔・ｊめ動任説明表− 第 図 ＬＯＦｆ）スリ里フロー４ヤード図 第 図
らの割込み処理をキューイングするキュー記憶装置と、
キューレングス記憶装置の構成図、第３図は第１図中の
動作を説明する為の表、第４図はｌＯＰの処理フローチ
ャート図、第５図は情報処理装置の全体図である。 １・・・ＣＰＵ ２・・・ＭＣＵ ３・・・ＭＳＵ ４・・・ＣＨＰ ５・・・５ＶＰ ６０〜６３・・・チャネル装置 ７０〜７７・・・ＩＯＤ 賀方邑仔・ｊめ動任説明表− 第 図 ＬＯＦｆ）スリ里フロー４ヤード図 第 図
Claims (1)
- 【特許請求の範囲】 複数個の周辺入出力装置（７０〜７７）に対するデータ
転送を行うチャネル装置（６０〜６３）を有し、 上位装置（１）からの入出力処理要求を前記チャネル装
置（６０〜６３）に割当て、且つ、チャネル装置（６０
〜６３）を介して送られる周辺入出力装置（７０〜７７
）からの処理要求を処理するチャネル制御装置（４）に
於いて、前記チャネル装置（６０〜６３）に於ける処理
要求を複数個、キューイングする第１のキュー記憶装置
（８）と、 前記上位装置（１）からの入出力処理要求をキューイン
グする第２のキュー記憶装置（１０）と、 前記第１のキュー記憶装置の処理要求の個数を格納する
キューレングス記憶装置（１００）と、予め決められた
限界キューレングスより前記キューレングス記憶装置（
１００）に格納された個数が大きい場合のみに、第１の
キュー記憶装置（８）に格納されている処理要求を優先
して実行する入出力処理装置（９）を有することを特徴
とするチャネル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13787689A JPH033056A (ja) | 1989-05-31 | 1989-05-31 | チャネル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13787689A JPH033056A (ja) | 1989-05-31 | 1989-05-31 | チャネル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033056A true JPH033056A (ja) | 1991-01-09 |
Family
ID=15208762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13787689A Pending JPH033056A (ja) | 1989-05-31 | 1989-05-31 | チャネル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008794A (en) * | 1989-12-21 | 1991-04-16 | Power Integrations, Inc. | Regulated flyback converter with spike suppressing coupled inductors |
-
1989
- 1989-05-31 JP JP13787689A patent/JPH033056A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5008794A (en) * | 1989-12-21 | 1991-04-16 | Power Integrations, Inc. | Regulated flyback converter with spike suppressing coupled inductors |
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