JPH0330905B2 - - Google Patents
Info
- Publication number
- JPH0330905B2 JPH0330905B2 JP14574784A JP14574784A JPH0330905B2 JP H0330905 B2 JPH0330905 B2 JP H0330905B2 JP 14574784 A JP14574784 A JP 14574784A JP 14574784 A JP14574784 A JP 14574784A JP H0330905 B2 JPH0330905 B2 JP H0330905B2
- Authority
- JP
- Japan
- Prior art keywords
- vector
- scalar
- circuit
- arithmetic
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Optimization (AREA)
- Mathematical Analysis (AREA)
- Computing Systems (AREA)
- Data Mining & Analysis (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトル演算処理を行う電子計算装
置に関する。特に、複数個のベクトル演算パイプ
ラインセツトで処理するベクトル演算並列処理方
式に関する。
置に関する。特に、複数個のベクトル演算パイプ
ラインセツトで処理するベクトル演算並列処理方
式に関する。
従来、この種のベクトル演算処理装置は第３図
に示すように、複数のベクトル要素を含む複数の
ベクトルレジスタが図面符号２ａ〜２ｄのように
複数のバンクで構成されている。これらのベクト
ルレジスタから順次ベクトル要素を読出す回路が
図面符号３ａ〜３ｄのようにオペランド選択回路
で構成される。このクロスバ回路で選択されたオ
ペランドが図面符号４ａ〜４ｄ，５ａ〜５ｄ，６
ａ〜６ｄ，７ａ〜７ｄ等で示されるベクトル演算
器へ供給される。このベクトル演算器は浮動小数
点加算器、浮動小数点乗算器、論理演算器、シフ
ト演算器、浮動小数点除算器等である。上記ベク
トル演算器の出力が入力回路１ａ〜１ｄへ入力さ
れる。
に示すように、複数のベクトル要素を含む複数の
ベクトルレジスタが図面符号２ａ〜２ｄのように
複数のバンクで構成されている。これらのベクト
ルレジスタから順次ベクトル要素を読出す回路が
図面符号３ａ〜３ｄのようにオペランド選択回路
で構成される。このクロスバ回路で選択されたオ
ペランドが図面符号４ａ〜４ｄ，５ａ〜５ｄ，６
ａ〜６ｄ，７ａ〜７ｄ等で示されるベクトル演算
器へ供給される。このベクトル演算器は浮動小数
点加算器、浮動小数点乗算器、論理演算器、シフ
ト演算器、浮動小数点除算器等である。上記ベク
トル演算器の出力が入力回路１ａ〜１ｄへ入力さ
れる。
この入力回路１ａ〜１ｄはベクトルデータが格
納されている主記憶装置（図外）からベクトルデ
ータが読出され、示されるメモリ読出しバス１０
０と前記ベクトル演算器の出力を切替えている。
納されている主記憶装置（図外）からベクトルデ
ータが読出され、示されるメモリ読出しバス１０
０と前記ベクトル演算器の出力を切替えている。
図面符号９はスカラデータが格納されるスカラ
レジスタである。図面符号１１，１２，１３の各
部分はスカラデータを処理するスカラ演算器をな
すもので、浮動小数点加算器、乗算器、除算器、
固定小数点シフタ等を含む。図面符号１０はスカ
ラレジスタ９の出力を前記スカラ演算器の入力へ
供給する分配器である。図面符号８は前記スカラ
演算器の出力と主記憶装置（図示しない。）から
のスカラデータのメモリ読出しパス２００とを切
替える入力回路である。
レジスタである。図面符号１１，１２，１３の各
部分はスカラデータを処理するスカラ演算器をな
すもので、浮動小数点加算器、乗算器、除算器、
固定小数点シフタ等を含む。図面符号１０はスカ
ラレジスタ９の出力を前記スカラ演算器の入力へ
供給する分配器である。図面符号８は前記スカラ
演算器の出力と主記憶装置（図示しない。）から
のスカラデータのメモリ読出しパス２００とを切
替える入力回路である。
このような従来のベクトル演算処理装置では、
ベクトル演算パイプラインセツト内ベクトル演算
器と前記スカラ演算器とでは同一の機能の演算器
が重複して存在することになり、金物量の増大を
招く欠点があつた。
ベクトル演算パイプラインセツト内ベクトル演算
器と前記スカラ演算器とでは同一の機能の演算器
が重複して存在することになり、金物量の増大を
招く欠点があつた。
本発明は、スカラデータの演算器をパイプライ
ン化し、従来ベクトル演算パイプラインセツト内
に設けられたベクトル演算器を不要とし、ベクト
ル演算をスカラ演算器でベクトル演算パイプライ
ンセツトに共有して実行制御する合理的構成とす
ることにより、上記欠点を解決し所要金物量を削
減したベクトル演算処理装置を提供することを目
的とする。
ン化し、従来ベクトル演算パイプラインセツト内
に設けられたベクトル演算器を不要とし、ベクト
ル演算をスカラ演算器でベクトル演算パイプライ
ンセツトに共有して実行制御する合理的構成とす
ることにより、上記欠点を解決し所要金物量を削
減したベクトル演算処理装置を提供することを目
的とする。
本発明は、ベクトル要素をベクトル演算パイプ
ラインセツト対応にインタリーブして配列し、ベ
クトル要素を同時に読出しベクトル演算を並列処
理するベクトル演算と、スカラレジスタ内のスカ
ラデータを処理するスカラ演算処理回路とからな
るベクトル演算処理装置において、前記ベクトル
演算パイプラインセツトは複数個のベクトルレジ
スタと、複数個のセツト内ベクトル演算器と、前
記ベクトルレジスタから順次ベクトル儲素を抽出
するオペランド選択回路と、このオペランド選択
回路の出力を前記セツト内ベクトル演算器へ供給
する回路と、前記セツト内ベクトル演算器の出力
を前記ベクトルレジスタへ書込む手段とから構成
され、前記ベクトル演算パイプラインセツト内の
前記オペランド選択回路の出力と、前記スカラレ
ジスタの出力とを切替えるベクトルスカラ選択回
路と、このベクトルスカラ選択回路の出力をオペ
ランドとするベクトルスカラ共有演算器と、この
ベクトルスカラ共有演算器の出力を前記ベクトル
レジスタと、前記スカラレジスタへ書込む手段と
からなり、演算種別に応じて前記ベクトル演算パ
イプラインセツトと、前記ベクトルスカラ共有演
算器とで区別して演算・制御する構成とすること
を特徴とする。
ラインセツト対応にインタリーブして配列し、ベ
クトル要素を同時に読出しベクトル演算を並列処
理するベクトル演算と、スカラレジスタ内のスカ
ラデータを処理するスカラ演算処理回路とからな
るベクトル演算処理装置において、前記ベクトル
演算パイプラインセツトは複数個のベクトルレジ
スタと、複数個のセツト内ベクトル演算器と、前
記ベクトルレジスタから順次ベクトル儲素を抽出
するオペランド選択回路と、このオペランド選択
回路の出力を前記セツト内ベクトル演算器へ供給
する回路と、前記セツト内ベクトル演算器の出力
を前記ベクトルレジスタへ書込む手段とから構成
され、前記ベクトル演算パイプラインセツト内の
前記オペランド選択回路の出力と、前記スカラレ
ジスタの出力とを切替えるベクトルスカラ選択回
路と、このベクトルスカラ選択回路の出力をオペ
ランドとするベクトルスカラ共有演算器と、この
ベクトルスカラ共有演算器の出力を前記ベクトル
レジスタと、前記スカラレジスタへ書込む手段と
からなり、演算種別に応じて前記ベクトル演算パ
イプラインセツトと、前記ベクトルスカラ共有演
算器とで区別して演算・制御する構成とすること
を特徴とする。
本発明は、スカラデータの除算器をパイプライ
ン構成とし、従来ベクトル演算パイプラインセツ
ト内にベクトル演算パイプラインセツト個数分設
けられたベクトル除算器を不要とし、全ベクトル
演算パイプラインセツトに対して共有し、かつス
カラ演算器と共有して実行・制御する構成とする
ことにより処理時間の合理化と短縮化、ひいては
所要金物量の大幅削減化が実現する。
ン構成とし、従来ベクトル演算パイプラインセツ
ト内にベクトル演算パイプラインセツト個数分設
けられたベクトル除算器を不要とし、全ベクトル
演算パイプラインセツトに対して共有し、かつス
カラ演算器と共有して実行・制御する構成とする
ことにより処理時間の合理化と短縮化、ひいては
所要金物量の大幅削減化が実現する。
次に本発明を第１図の実施例装置により説明す
る。メモリ転送バス３００が入力する入力回路１
ａ〜１ｄの出力は、ベクトルレジスタ群２ａ〜２
ｄに入力する。これらはそれぞれ８バイト
（64bit）のベクトル要素を64語含むベクトルレジ
スタが８個分で構成されるベクトルレジスタであ
る。またこれらに接続される各部分３ａ〜３ｄは
８個のベクトルレジスタの中からベクトル演算対
象のベクトルレジスタを選択する8B幅のオペラ
ンド選択回路である。この回路に接続される部分
４ａ〜４ｄは8B幅の２入力浮動小数点加算をパ
イプライン的に処理するセツト内浮動小数点加算
器である。同様に接続される部分５ａ〜５ｄは
8B幅の２入力浮動小数点乗算をパイプライン的
に処理するセツト内浮動小数点乗算器である。さ
らに同様に接続される部分６ａ〜６ｄは8B幅の
固定小数点データをシフトする機能をパイプライ
ン的に処理するセツト内シフト演算器である。
る。メモリ転送バス３００が入力する入力回路１
ａ〜１ｄの出力は、ベクトルレジスタ群２ａ〜２
ｄに入力する。これらはそれぞれ８バイト
（64bit）のベクトル要素を64語含むベクトルレジ
スタが８個分で構成されるベクトルレジスタであ
る。またこれらに接続される各部分３ａ〜３ｄは
８個のベクトルレジスタの中からベクトル演算対
象のベクトルレジスタを選択する8B幅のオペラ
ンド選択回路である。この回路に接続される部分
４ａ〜４ｄは8B幅の２入力浮動小数点加算をパ
イプライン的に処理するセツト内浮動小数点加算
器である。同様に接続される部分５ａ〜５ｄは
8B幅の２入力浮動小数点乗算をパイプライン的
に処理するセツト内浮動小数点乗算器である。さ
らに同様に接続される部分６ａ〜６ｄは8B幅の
固定小数点データをシフトする機能をパイプライ
ン的に処理するセツト内シフト演算器である。
入力回路１ａ〜１ｄは図外のベクトルデータが
格納されている員記憶装置から読み出されたベク
トルデータのメモリ転送バス１００と前記セツト
内ベクトル浮動小数点加算器４ａ〜４ｄ、乗算器
５ａ〜５ｄ、セツト内シフト演算器６ａ〜６ｄの
出力とを切替える回路である。スカラデータ読出
しバス２００が入力回路８を介して入力する。図
面符号９はスカラデータを格納するスカラレジス
タである。また図面符号２８は上記スカラレジス
タ９の出力と前記ベクトル演算パイプラインセツ
ト内の前記オペランド選択回路３ａ〜３ｄの出力
とを切替えるように接続されたベクトルスカラ選
択回路である。このベクトルスカラ選択回路２８
の出力はベクトルスカラ共有除算器２９へ供給さ
れる。このベクトルスカラ共有除算器２９の出力
は入力回路８へ帰還接続される。この入力回路８
は主記憶装置からのスカラデータ読出しバス４０
０と前記ベクトルスカラ共有除算器２９の出力と
を切替える回路である。ベクトル演算制御回路３
５は上記各演算パイプラインおよびスカラ演算処
理回路を制御する。
格納されている員記憶装置から読み出されたベク
トルデータのメモリ転送バス１００と前記セツト
内ベクトル浮動小数点加算器４ａ〜４ｄ、乗算器
５ａ〜５ｄ、セツト内シフト演算器６ａ〜６ｄの
出力とを切替える回路である。スカラデータ読出
しバス２００が入力回路８を介して入力する。図
面符号９はスカラデータを格納するスカラレジス
タである。また図面符号２８は上記スカラレジス
タ９の出力と前記ベクトル演算パイプラインセツ
ト内の前記オペランド選択回路３ａ〜３ｄの出力
とを切替えるように接続されたベクトルスカラ選
択回路である。このベクトルスカラ選択回路２８
の出力はベクトルスカラ共有除算器２９へ供給さ
れる。このベクトルスカラ共有除算器２９の出力
は入力回路８へ帰還接続される。この入力回路８
は主記憶装置からのスカラデータ読出しバス４０
０と前記ベクトルスカラ共有除算器２９の出力と
を切替える回路である。ベクトル演算制御回路３
５は上記各演算パイプラインおよびスカラ演算処
理回路を制御する。
第２図はベクトルスカラ共有除算器２９のブロ
ツク構成図である。その図面符号３０は浮動小数
点除算の前処理回路で除数の近似逆数を逆数テー
ブルら検索する回路である。図面符号３１は中間
商を14ビツト単位に４回分処理し56ビツトの商を
算出する商発生回路である。また、図面符号３３
は浮動小数点の指数部処理回路である。これら各
ベクトル演算パイプラインセツトのベクトルレジ
スタ内のベクトル要素は、各ベクトル演算パイプ
ライン対応にインタリーブされており、Ｎ＋θ，
Ｎ＋１，Ｎ＋２，Ｎ＋３（Ｎはθを含む整数）番
目のベクトル要素がそれぞれ2a，2b，2c，2dの
ベクトルレジスタに配列されるようにベクトルロ
ード時制御される。ベクトル演算の内、ベクトル
加算、乗算、シフト演算についてはベクトルレジ
スタ２ａ〜２ｄからベクトル命令で指定されるベ
クトルレジスタから同時に４つのベクトル要素が
オペランド選択回路３ａ〜３ｄで選択され、ベク
トル加算の場合セツト内浮動小数点加算器４ａ〜
４ｄで、ベクトル乗算の場合はセツト内浮動小数
点乗算器５ａ〜５ｄで、ベクトルシフト選択の場
合はセツト内シフト演算器６ａ〜６ｄで１マシン
サイクルで１ベクトル要素のベクトル演算を処理
する。
ツク構成図である。その図面符号３０は浮動小数
点除算の前処理回路で除数の近似逆数を逆数テー
ブルら検索する回路である。図面符号３１は中間
商を14ビツト単位に４回分処理し56ビツトの商を
算出する商発生回路である。また、図面符号３３
は浮動小数点の指数部処理回路である。これら各
ベクトル演算パイプラインセツトのベクトルレジ
スタ内のベクトル要素は、各ベクトル演算パイプ
ライン対応にインタリーブされており、Ｎ＋θ，
Ｎ＋１，Ｎ＋２，Ｎ＋３（Ｎはθを含む整数）番
目のベクトル要素がそれぞれ2a，2b，2c，2dの
ベクトルレジスタに配列されるようにベクトルロ
ード時制御される。ベクトル演算の内、ベクトル
加算、乗算、シフト演算についてはベクトルレジ
スタ２ａ〜２ｄからベクトル命令で指定されるベ
クトルレジスタから同時に４つのベクトル要素が
オペランド選択回路３ａ〜３ｄで選択され、ベク
トル加算の場合セツト内浮動小数点加算器４ａ〜
４ｄで、ベクトル乗算の場合はセツト内浮動小数
点乗算器５ａ〜５ｄで、ベクトルシフト選択の場
合はセツト内シフト演算器６ａ〜６ｄで１マシン
サイクルで１ベクトル要素のベクトル演算を処理
する。
これらの結果は入力回路１ａ〜１ｄを経由して
ベクトルレジスタ２ａ〜２ｄに書込まれる。ベク
トル除算についてはベクトルスカラ共有選択回路
２８でベクトルレジスタ２ａ内のＮ＋θ番目のベ
クトル要素、ベクトルレジスタ２ｂ内のＮ＋１番
目のベクトル要素、ベクトルレジスタ２ｃ内のＮ
＋３番目のベクトル要素、ベクトルレジスタ２
ad内のＮ＋３番目のベクトル要素を順次読出し
ベクトルスカラ共有除算器２９でベクトル除算を
処理する。スカラ除算についてはスカラデータが
スカラレジスタ２７から読出され、ベクトルスカ
ラ共有選択回路２８でスカラデータが選択され前
記ベクトルスカラ共有除算器２９でスカラ除算が
実行される。
ベクトルレジスタ２ａ〜２ｄに書込まれる。ベク
トル除算についてはベクトルスカラ共有選択回路
２８でベクトルレジスタ２ａ内のＮ＋θ番目のベ
クトル要素、ベクトルレジスタ２ｂ内のＮ＋１番
目のベクトル要素、ベクトルレジスタ２ｃ内のＮ
＋３番目のベクトル要素、ベクトルレジスタ２
ad内のＮ＋３番目のベクトル要素を順次読出し
ベクトルスカラ共有除算器２９でベクトル除算を
処理する。スカラ除算についてはスカラデータが
スカラレジスタ２７から読出され、ベクトルスカ
ラ共有選択回路２８でスカラデータが選択され前
記ベクトルスカラ共有除算器２９でスカラ除算が
実行される。
以上のようにスカラデータの除算器をパイプラ
イン構成とし従来ベクトル演算パイプラインセツ
ト内にベクトル演算パイプラインセツト個数分設
けられたベクトル除算器を不要とし全ベクトル演
算パイプラインセツトに対して共有し、かつスカ
ラ演算器と共有実行制御する構成とすることによ
り金物量の大幅削減を図つたベクトル演算処理装
置が提供可能となる。。
イン構成とし従来ベクトル演算パイプラインセツ
ト内にベクトル演算パイプラインセツト個数分設
けられたベクトル除算器を不要とし全ベクトル演
算パイプラインセツトに対して共有し、かつスカ
ラ演算器と共有実行制御する構成とすることによ
り金物量の大幅削減を図つたベクトル演算処理装
置が提供可能となる。。
本発明は、以上説明したように、スカラ除算器
をパイプライン化し、ベクトル演算パイプライン
セツト共有ベクトル除算器と共有構成とすること
により処理時間の合理化・短縮化ひいては所要金
物量を大幅に削減できる効果がある。
をパイプライン化し、ベクトル演算パイプライン
セツト共有ベクトル除算器と共有構成とすること
により処理時間の合理化・短縮化ひいては所要金
物量を大幅に削減できる効果がある。
第１図は本発明の実施例装置を示すブロツク構
成図、第２図は第１図の一部分のブロツク構成詳
細図。第３図は従来例装置を示すブロツク構成
図。 １ａ〜１ｄ……入力回路、２ａ〜２ｄ……ベク
トルレジスタ、３ａ〜３ｄ……オペランド選択回
路、４ａ〜４ｄ……セツト内浮動小数点加算器、
５ａ〜５ｄ……セツト内浮動小数点乗算器、６ａ
〜６ｄ……セツト内シフト演算器、７ａ〜７ｄ…
…セツト内ベクトル演算器、８……入力回路、９
……スカラレジスタ、１０……分配器、１１……
スカラ加算器、１２……スカラ乗算器、１３……
スカラ除算器、２８……ベクトルスカラ共有選択
回路、２９……ベクトルスカラ共有除算器、３０
……除算前処理回路、３１……除算商発生回路、
３２……除算後処理回路、３３……浮動小数点指
数部処理回路、３４……ベクトル除算制御回路、
３５……ベクトル演算制御回路。
成図、第２図は第１図の一部分のブロツク構成詳
細図。第３図は従来例装置を示すブロツク構成
図。 １ａ〜１ｄ……入力回路、２ａ〜２ｄ……ベク
トルレジスタ、３ａ〜３ｄ……オペランド選択回
路、４ａ〜４ｄ……セツト内浮動小数点加算器、
５ａ〜５ｄ……セツト内浮動小数点乗算器、６ａ
〜６ｄ……セツト内シフト演算器、７ａ〜７ｄ…
…セツト内ベクトル演算器、８……入力回路、９
……スカラレジスタ、１０……分配器、１１……
スカラ加算器、１２……スカラ乗算器、１３……
スカラ除算器、２８……ベクトルスカラ共有選択
回路、２９……ベクトルスカラ共有除算器、３０
……除算前処理回路、３１……除算商発生回路、
３２……除算後処理回路、３３……浮動小数点指
数部処理回路、３４……ベクトル除算制御回路、
３５……ベクトル演算制御回路。
Claims (1)
- 【特許請求の範囲】 １ 入力するインタリーブされたベクトル要素対
応にベクトル演算パイプラインを設け、 入力するスカラ量に対応してスカラ演算処理回
路を設け、 上記ベクトル演算パイプラインは、それぞれ入
力信号を取り込む入力回路と、 この入力回路に接続された複数段のベクトルレ
ジスタと、 このベクトルレジスタから順次ベクトル要素を
抽出するオペランド選択回路と、 このオペランド選択回路に接続された第一のベ
クトル演算器と、 この演算器の出力を上記入力回路に接続する回
路手段と を含み、 上記スカラ演算処理回路は、 入力信号を取り込む入力回路と、 この入力回路に接続された複数段のスカラレジ
スタと、 このスカラレジスタから出力されるデータを演
算するスカラ演算器と を含み、 上記演算パイプラインおよび上記スカラ演算処
理回路を制御するベクトル演算制御回路を備えた
ベクトル演算処理装置において、 上記オペランド選択回路の出力を逐次抽出する
各パイプラインに共通の選択手段を設け、 この選択手段の入力に上記スカラレジスタの出
力が接続され、 上記選択手段の出力を入力とし、上記ベクトル
演算パイプラインおよび上記スカラ演算処理回路
に共通の演算器と、 この演算器の出力を上記ベクトル演算パイプラ
インおよび上記スカラ演算処理回路の入力回路に
接続する回路手段と を備え、 上記ベクトル演算制御回路には、演算種別に対
応して上記ベクトル演算器と上記共通の演算器と
で区別して演算を実行させる手段を含む ことを特徴とするベクトル演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574784A JPS6125274A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14574784A JPS6125274A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6125274A JPS6125274A (ja) | 1986-02-04 |
| JPH0330905B2 true JPH0330905B2 (ja) | 1991-05-01 |
Family
ID=15392214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14574784A Granted JPS6125274A (ja) | 1984-07-13 | 1984-07-13 | ベクトル演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6125274A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6314275A (ja) * | 1986-07-04 | 1988-01-21 | Nec Corp | ベクトル演算プロセツサのスカラデ−タ演算方式 |
| JP2007233730A (ja) * | 2006-03-01 | 2007-09-13 | Mitsubishi Electric Corp | 三次元グラフィック描画装置 |
-
1984
- 1984-07-13 JP JP14574784A patent/JPS6125274A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6125274A (ja) | 1986-02-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5226171A (en) | Parallel vector processing system for individual and broadcast distribution of operands and control information | |
| EP0976027B1 (en) | ARITHMETIC PROCESSOR combining finite field arithmetic and modular integer arithmetic | |
| US4075704A (en) | Floating point data processor for high speech operation | |
| US5081573A (en) | Parallel processing system | |
| US4179734A (en) | Floating point data processor having fast access memory means | |
| US4228498A (en) | Multibus processor for increasing execution speed using a pipeline effect | |
| US3670956A (en) | Digital binary multiplier employing sum of cross products technique | |
| GB1585284A (en) | Cpu/parallel processor interface with microcode extension | |
| US6009450A (en) | Finite field inverse circuit | |
| US4065666A (en) | Multiply-divide unit | |
| US3001708A (en) | Central control circuit for computers | |
| Frankovich et al. | A functional description of the Lincoln TX-2 computer | |
| JPH0330905B2 (ja) | ||
| US5912904A (en) | Method for the production of an error correction parameter associated with the implementation of modular operations according to the Montgomery method | |
| CN101923459A (zh) | 一种用于数字信号处理的可重构乘加算数运算单元 | |
| US4685077A (en) | Data processing apparatus having binary multiplication capability | |
| JPH0421908B2 (ja) | ||
| JPH05324694A (ja) | 再構成可能並列プロセッサ | |
| KR100315303B1 (ko) | 디지탈 신호 처리기 | |
| KR100251547B1 (ko) | 디지탈신호처리기(Digital Sgnal Processor) | |
| EP0055124B1 (en) | Digital multipliers | |
| KR100297544B1 (ko) | 디지탈신호처리기 | |
| JP2859645B2 (ja) | ベクトル処理システム | |
| JPS6083176A (ja) | ベクトルプロセツサ | |
| CA1109164A (en) | Floating point data processor |