JPS6314275A - ベクトル演算プロセツサのスカラデ−タ演算方式 - Google Patents
ベクトル演算プロセツサのスカラデ−タ演算方式Info
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- JPS6314275A JPS6314275A JP61158221A JP15822186A JPS6314275A JP S6314275 A JPS6314275 A JP S6314275A JP 61158221 A JP61158221 A JP 61158221A JP 15822186 A JP15822186 A JP 15822186A JP S6314275 A JPS6314275 A JP S6314275A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に情報処理装置に関し、特にベクトル演算プロセ
ッサにおけるスカラデータ演算方式に関する。
ッサにおけるスカラデータ演算方式に関する。
従来、この種のベクトル演算プロセッサに、第２図の従
来のベクトル演算プロセッサの中央処理装置との関係を
示すブロック図の様に、中央処理装置６０Ｖｃ工って命
令レジスタ６に、ベクトル命令がセットさｎ１ベクトル
演算プロセツサ１００が命令実行？開始するときに、命
令の内容に二ってオペランドポインタ全セットする。中
央処理装置６０に命令金セットした後、本命令の１回目
の実行のためのオペランドをロードし、最後のオペラン
ドをロードすると＠は、同時にオペランドカウンタもセ
ットされるマイクロ命令を使ってオペランドをロードす
る。ベクトル演算プロセッサ１００はオペランドカウン
タがセットさ几たこと全確認したら、そのオペランドを
使って演算を始める。
来のベクトル演算プロセッサの中央処理装置との関係を
示すブロック図の様に、中央処理装置６０Ｖｃ工って命
令レジスタ６に、ベクトル命令がセットさｎ１ベクトル
演算プロセツサ１００が命令実行？開始するときに、命
令の内容に二ってオペランドポインタ全セットする。中
央処理装置６０に命令金セットした後、本命令の１回目
の実行のためのオペランドをロードし、最後のオペラン
ドをロードすると＠は、同時にオペランドカウンタもセ
ットされるマイクロ命令を使ってオペランドをロードす
る。ベクトル演算プロセッサ１００はオペランドカウン
タがセットさ几たこと全確認したら、そのオペランドを
使って演算を始める。
中央処理装置６０ｉ、本命令の１回目の実行のためのベ
クトル演算プロセッサ１００への指示を終ると、２回目
の実行開始の指示をする。そして、オペランドがスカラ
であったとしても１回目と同じオペランドをロードし、
ロード終了と同時にオペランドカウンタをセットする。
クトル演算プロセッサ１００への指示を終ると、２回目
の実行開始の指示をする。そして、オペランドがスカラ
であったとしても１回目と同じオペランドをロードし、
ロード終了と同時にオペランドカウンタをセットする。
という工うに、スカラの場合でも毎回同じデータをロー
ドするようになってい九〇オペランドがスカラかベクト
ルかに、ソフトウェア命令によって指定され、中央処理
装置６０にその指定ビットを見て判断する。
ドするようになってい九〇オペランドがスカラかベクト
ルかに、ソフトウェア命令によって指定され、中央処理
装置６０にその指定ビットを見て判断する。
上述した従来のベクトル演算プロセッサは、ベクトル命
令の繰り返し実行ごとに、中央処理装置に毎回同じオペ
ランド全ベクトル演算プロセッサにロードしなけ几ばな
らないのでマイクロプログラムのステップ数が多くなり
、また、ベクトル演算プロセッサも、オペランドが届く
まで演算が開始できず待ｔされるので性能が上がらない
という欠点がある。
令の繰り返し実行ごとに、中央処理装置に毎回同じオペ
ランド全ベクトル演算プロセッサにロードしなけ几ばな
らないのでマイクロプログラムのステップ数が多くなり
、また、ベクトル演算プロセッサも、オペランドが届く
まで演算が開始できず待ｔされるので性能が上がらない
という欠点がある。
本発明の目的に、簡単な構成にエフ上記欠点を無くし、
演算速度の向上を図ることのできるベクトル演算プロセ
ッサのスカラデータ演算方式全提供することにある。
演算速度の向上を図ることのできるベクトル演算プロセ
ッサのスカラデータ演算方式全提供することにある。
本発明の構成に、中央処理装置からのベクトル命令演算
時、オペランドを保持するレジスタファイルと、このレ
ジスタファイルに保持され友前記オペランドの番地を保
持するオペランドポインタレジスタと、前記オペランド
が前記レジスタファイルにロードされる時その値が加算
さｎｉた前記ベクトル命令演算実行時にその値が減算さ
ｎるオペランドカウンタと、前記オペランドがスカラか
、もしくはベクトルかを示す値を保持するスカラ制御レ
ジスタとを有し前記中央処理装置の制御１の基で独立し
てベクトル演算可能なベクトル演算プロセッサのスカラ
データ＠箕方式において、前ｒスカラ制御レジスタの値
がスカラ演算である事を検知し２回目以降ニ前記オペラ
ンドポインタレジスタの値を１回目と同じ値を使用し前
記スカラ演算を行ない前記中央処理装置からは前記オペ
ランド。
時、オペランドを保持するレジスタファイルと、このレ
ジスタファイルに保持され友前記オペランドの番地を保
持するオペランドポインタレジスタと、前記オペランド
が前記レジスタファイルにロードされる時その値が加算
さｎｉた前記ベクトル命令演算実行時にその値が減算さ
ｎるオペランドカウンタと、前記オペランドがスカラか
、もしくはベクトルかを示す値を保持するスカラ制御レ
ジスタとを有し前記中央処理装置の制御１の基で独立し
てベクトル演算可能なベクトル演算プロセッサのスカラ
データ＠箕方式において、前ｒスカラ制御レジスタの値
がスカラ演算である事を検知し２回目以降ニ前記オペラ
ンドポインタレジスタの値を１回目と同じ値を使用し前
記スカラ演算を行ない前記中央処理装置からは前記オペ
ランド。
全前記レジスタファイルにロードする代わりに前記オペ
ランドカウンタのセットのみｔ行なうこと全特徴とする
。
ランドカウンタのセットのみｔ行なうこと全特徴とする
。
次に、本発明について図面？参照して説明する。
第１図に本発明の一実施例を示すブロック図である。
スカラ制御レジスタ１は、オペランドがスカラかベクト
ルであるかｔ示すスカラ制御レジスタで、第１オペラン
ド用レジスタ１１と第２オペランド用レジスタ１２の２
ビツト構成、第１オペランド用ポインタレジスタ２ｒｃ
、第１オペランド用のレジスタファイル４での番地を示
すしジスタ、第２オペランド用ポインタレジスタ３に第
２オペランド用のレジスタファイル４での番地を示すレ
ジスタ、レジスタファイル４に、中央処理装置６０から
のオペランドデータを格納したり、ベクトル演算プロセ
ッサの演算結果を格納するのに使用さｎ１本実施例では
１６ワードのレジスタファイルヲ使用し、中央処理装置
６０からのオペランドデータ格納用には、４ワードずつ
２組のレジスタファイルエリア（番地８〜ＢのＢＦ、お
よび番地Ｃ−ＦのＢＦ’ ＞ｆｔ備え、命令開始時に反
転するレジスタ切換フリップｌプロップ５０によって切
り換えていて、この２組を交互に使用することに二って
中央処理装置は、１つ先の命令実行分のオペランドまで
送込むことが可能となっている。
ルであるかｔ示すスカラ制御レジスタで、第１オペラン
ド用レジスタ１１と第２オペランド用レジスタ１２の２
ビツト構成、第１オペランド用ポインタレジスタ２ｒｃ
、第１オペランド用のレジスタファイル４での番地を示
すしジスタ、第２オペランド用ポインタレジスタ３に第
２オペランド用のレジスタファイル４での番地を示すレ
ジスタ、レジスタファイル４に、中央処理装置６０から
のオペランドデータを格納したり、ベクトル演算プロセ
ッサの演算結果を格納するのに使用さｎ１本実施例では
１６ワードのレジスタファイルヲ使用し、中央処理装置
６０からのオペランドデータ格納用には、４ワードずつ
２組のレジスタファイルエリア（番地８〜ＢのＢＦ、お
よび番地Ｃ−ＦのＢＦ’ ＞ｆｔ備え、命令開始時に反
転するレジスタ切換フリップｌプロップ５０によって切
り換えていて、この２組を交互に使用することに二って
中央処理装置は、１つ先の命令実行分のオペランドまで
送込むことが可能となっている。
読出し番地レジスタ５は、レジスタファイル４の読出し
番地を示すレジスタ、命令レジスタ６には、中央処理装
置６０に工っで、命令コードと必要となるオペランド制
御情報が格納される。命令解析ＲＡＭ７には、命令フー
ドに工ってアドレスされその命令実行に必要となる情報
が格納されている。オペランドポインタ生成回路８は、
命令レジスタ６の出力と命令解析ＲＡＭ７の出力ＩＣＬ
って、第１オペランドお＝び第２オペランド用のレジス
タファイル４Ｖｃおける番地を生成する。
番地を示すレジスタ、命令レジスタ６には、中央処理装
置６０に工っで、命令コードと必要となるオペランド制
御情報が格納される。命令解析ＲＡＭ７には、命令フー
ドに工ってアドレスされその命令実行に必要となる情報
が格納されている。オペランドポインタ生成回路８は、
命令レジスタ６の出力と命令解析ＲＡＭ７の出力ＩＣＬ
って、第１オペランドお＝び第２オペランド用のレジス
タファイル４Ｖｃおける番地を生成する。
第１および第２オペランド用セレクタ２０お：び３０Ｈ
，スカラ制御レジスタ１の値がベクトル演算を示してい
る時（論理°０”）、オペランドポインタ生成回路８の
出力を信号線１０１おＬび１０２を介して入力し信号線
１０３お工び１０４に出力し、スカラ制御レジスタ１の
値がスカラ演算？示している時（論理＠″１′）第１お
工び第２オペランド用ポインタレジスタ２お工び３に保
持さ几ている、第１および第２オペランド用ポインタ全
選択する。
，スカラ制御レジスタ１の値がベクトル演算を示してい
る時（論理°０”）、オペランドポインタ生成回路８の
出力を信号線１０１おＬび１０２を介して入力し信号線
１０３お工び１０４に出力し、スカラ制御レジスタ１の
値がスカラ演算？示している時（論理＠″１′）第１お
工び第２オペランド用ポインタレジスタ２お工び３に保
持さ几ている、第１および第２オペランド用ポインタ全
選択する。
レジスタファイル読出番地セレクタ４０に、第１および
第２オペランド用セレクタ２０お工び３０に：り選択さ
れた値を、レジスタファイル挽出番地レジスタ５に出力
する。
第２オペランド用セレクタ２０お工び３０に：り選択さ
れた値を、レジスタファイル挽出番地レジスタ５に出力
する。
本実施例でに、中央処理装置２０からオペランドデータ
を２個受取り、加算をして結果を中央処理装置２０に返
す演算を繰り返す下式の場合について説明する。
を２個受取り、加算をして結果を中央処理装置２０に返
す演算を繰り返す下式の場合について説明する。
Ｘｉ ＋−Ａｉ ＋Ｂｉ （ｉ−１−ｎ）ここで、第
１オペランドＡｉがスカラで第２オペランドＢＩはベク
トルであるとする。
１オペランドＡｉがスカラで第２オペランドＢＩはベク
トルであるとする。
中央処理装置６０によって命令レジスタ６にベクトル加
算命令がセットさルる。この時、スカラ制御レジスタ１
は、′″０”になっており、オペランドがベクトルであ
ることを示している。したがって、信号線１０３おＬび
１０４には、信号線１０１お工び１０２の値が出力さ几
ている。ここで、レジスタファイル４のオペランドデー
タ格納エリアに、第１図のＢＦ側になっており（レジス
タ切換フリップフロップの値に“０″）命令レジスタ６
と命令解析Ｒ，ＡＭ７に工って、信号線１０１の第１オ
ペランドＡｉの番地に第１図のＢＦ側の１８＃お工び信
号線１０２の第２オペランドＢｉの番地に＠Ａ−となり
、ベクトル演算プロセッサが本命令の１回目の演算実行
開始時に、第１オペランド用ポインタ２お工び第２オペ
ランド用ポインタ３にセットさｎる。
算命令がセットさルる。この時、スカラ制御レジスタ１
は、′″０”になっており、オペランドがベクトルであ
ることを示している。したがって、信号線１０３おＬび
１０４には、信号線１０１お工び１０２の値が出力さ几
ている。ここで、レジスタファイル４のオペランドデー
タ格納エリアに、第１図のＢＦ側になっており（レジス
タ切換フリップフロップの値に“０″）命令レジスタ６
と命令解析Ｒ，ＡＭ７に工って、信号線１０１の第１オ
ペランドＡｉの番地に第１図のＢＦ側の１８＃お工び信
号線１０２の第２オペランドＢｉの番地に＠Ａ−となり
、ベクトル演算プロセッサが本命令の１回目の演算実行
開始時に、第１オペランド用ポインタ２お工び第２オペ
ランド用ポインタ３にセットさｎる。
中央処理装置６０に命令をセットしｔ後に、第１オペラ
ンドＡｉのデータ全データ線１０６’ｉ介してレジスタ
ファイル４の番地“８″に、＠２オペランドＢｉのデー
タをレジスタファイル４の番地“Ａ″にそ几ぞｎロード
し、ロード終了と同時にオペランドカウンタ９ｔ−イン
クリメント（＋１）する。
ンドＡｉのデータ全データ線１０６’ｉ介してレジスタ
ファイル４の番地“８″に、＠２オペランドＢｉのデー
タをレジスタファイル４の番地“Ａ″にそ几ぞｎロード
し、ロード終了と同時にオペランドカウンタ９ｔ−イン
クリメント（＋１）する。
ベクトル演算プロセッサは、オペランドカウンタ９のセ
ットを確認したら、レジスタファイル４にセットさｆ’
Ｌ７ｊ２つのオペランドを使って加算全実行する。同時
にオペランドカウンタ９金デイクリメント（−１）する
。この間、中央処理装置６０に、オペランドがスカラか
ベクトルかを判別し、第１オペランドＡ＋がスカラであ
る場合には、スカラ制御レジスタ１の第１オペランド用
レジスタ１１のビットをマイクロ命令に工って１１１に
セットする。こｎＶｃｌって、信号線１０３には、第１
オペランド用ポインタ２の値が出力ざ几る。
ットを確認したら、レジスタファイル４にセットさｆ’
Ｌ７ｊ２つのオペランドを使って加算全実行する。同時
にオペランドカウンタ９金デイクリメント（−１）する
。この間、中央処理装置６０に、オペランドがスカラか
ベクトルかを判別し、第１オペランドＡ＋がスカラであ
る場合には、スカラ制御レジスタ１の第１オペランド用
レジスタ１１のビットをマイクロ命令に工って１１１に
セットする。こｎＶｃｌって、信号線１０３には、第１
オペランド用ポインタ２の値が出力ざ几る。
そして、中央処理装置６０がこのベクトル命令０２回目
の実行開始の指示をすると、レジスタ切換フリップフロ
ップ５０が反転して′１１となりレジスタファイル４の
２組あるオペランドデータ格納用エリアは、もう１組の
第１図のＢＰ”ｐに切り換わり第１オペランド用の信号
１１１０１にレジスタファイル４０番地′″Ｃｍに、第
２オペランド用の信号＠１０２Ｈレジスタフアイル４の
番地“Ｅ″となる。
の実行開始の指示をすると、レジスタ切換フリップフロ
ップ５０が反転して′１１となりレジスタファイル４の
２組あるオペランドデータ格納用エリアは、もう１組の
第１図のＢＰ”ｐに切り換わり第１オペランド用の信号
１１１０１にレジスタファイル４０番地′″Ｃｍに、第
２オペランド用の信号＠１０２Ｈレジスタフアイル４の
番地“Ｅ″となる。
しがし、スカラ制御レジスタ１の第１のオペランド用に
ＩＩＩＪＩになっているので、信号線１０３ニ＠８”
となっている。そして、２回目の演算実行開始時に第１
オペランド用ポインタレジスタ２にハ＠８”が、第２オ
ペランド用ポインタレジスタ３にｉ”Ｅ＝がセットさｎ
る。ここで、オペランドＡｉはスカラデータなので２回
目は１回目のデータ全そのまま中央処理装置６０は、第
２オペランドＢ皿の２回目のデータのみ全データ線１０
６を介してレジスタファイル４のアドレス１Ｅ”にロー
ドし、オペランドカウンタ９全インクリメント（＋１）
する。
ＩＩＩＪＩになっているので、信号線１０３ニ＠８”
となっている。そして、２回目の演算実行開始時に第１
オペランド用ポインタレジスタ２にハ＠８”が、第２オ
ペランド用ポインタレジスタ３にｉ”Ｅ＝がセットさｎ
る。ここで、オペランドＡｉはスカラデータなので２回
目は１回目のデータ全そのまま中央処理装置６０は、第
２オペランドＢ皿の２回目のデータのみ全データ線１０
６を介してレジスタファイル４のアドレス１Ｅ”にロー
ドし、オペランドカウンタ９全インクリメント（＋１）
する。
ベクトル演′ｘ装置はオペランドカウンタ９がセットさ
れたのを確認したら、レジスタファイル４の番地゛８″
にある１回目に送らｎできた第１オペランドＡ１のデー
タと、番地１Ｅ＃の２回目に送ら几できた第２オペラン
ドＢｉ のデータを使用して加′ｊｉ、？行う。ここで
、オペランドカウンタ９汀デイクリメント（−１）さｎ
る。３回目に、第１オペランド用ポインタ２に“８ｍで
あり、第２オペランド用ボインメ３に′″Ａ１となり、
第２オペランドＢｉ のデータのみ送らｎ同様に演算が
行なわれる。
れたのを確認したら、レジスタファイル４の番地゛８″
にある１回目に送らｎできた第１オペランドＡ１のデー
タと、番地１Ｅ＃の２回目に送ら几できた第２オペラン
ドＢｉ のデータを使用して加′ｊｉ、？行う。ここで
、オペランドカウンタ９汀デイクリメント（−１）さｎ
る。３回目に、第１オペランド用ポインタ２に“８ｍで
あり、第２オペランド用ボインメ３に′″Ａ１となり、
第２オペランドＢｉ のデータのみ送らｎ同様に演算が
行なわれる。
次に、同じ命令で第１オペランドＡｉおよび第２オペラ
ンドＢｉの両方ともスカラの場合について説明する。
ンドＢｉの両方ともスカラの場合について説明する。
１回目に、第１オペランド用ポインタレジスタ２ニ１８
”、第２オペランド用ポインタレジスタ３ｖｃ”Ａ”が
セットさ几、第１オペランドＡｉお工び第２オペランド
Ｂｉ のデータがレジスタファイル４にロードされる。
”、第２オペランド用ポインタレジスタ３ｖｃ”Ａ”が
セットさ几、第１オペランドＡｉお工び第２オペランド
Ｂｉ のデータがレジスタファイル４にロードされる。
そして、両オペラントドモスカラであるから、スカラ制
御レジスタ１の両ビットに＠１″がセットさｎ、信号線
１０３１Ｃは第１オペランド用ポインタレジスタ２の出
力が、信号線１０４Ｉｌ′ｉ：ｕ第２オペランド用ポイ
ンタレジスタ３の出力が選ばする。
御レジスタ１の両ビットに＠１″がセットさｎ、信号線
１０３１Ｃは第１オペランド用ポインタレジスタ２の出
力が、信号線１０４Ｉｌ′ｉ：ｕ第２オペランド用ポイ
ンタレジスタ３の出力が選ばする。
２回目にはオペランドデータに送る必要がないので、中
央処理装置６０Ｈ、オペランドカウンタ９のみセットす
る。ベクトル演算プロセッサに、オペランドカウンタ９
がセットこれたのを確認したら、レジスタファイル４の
番地＠８″と’Ａ”のデータを使って加算を実行する。
央処理装置６０Ｈ、オペランドカウンタ９のみセットす
る。ベクトル演算プロセッサに、オペランドカウンタ９
がセットこれたのを確認したら、レジスタファイル４の
番地＠８″と’Ａ”のデータを使って加算を実行する。
３回目以降についても、オペランドデータをロードせず
、オペランドカウンタ全セットするだけで演算が行わ几
る。
、オペランドカウンタ全セットするだけで演算が行わ几
る。
以上説明したように本発明に、オペランドがスカラであ
るＯと全認識し１、一度送らｊ、たオペランドデータを
繰り返し使用することＶｃ工ってベクトル命令の実行ス
テップ数を削減でき演算速度を向上することができると
いう効果がある。
るＯと全認識し１、一度送らｊ、たオペランドデータを
繰り返し使用することＶｃ工ってベクトル命令の実行ス
テップ数を削減でき演算速度を向上することができると
いう効果がある。
第１図は本発明の一実施例のブロック図、第２図に従来
のベクトル演算プロセッサの中央処理装置との関係を示
すブロック図である。 １・・−・・・スカラ制御レジスタ、２・・・・−・第
１オペランド用ポインタレジスタ、３・・−・・−第２
オペランド用ポインタレジスタ、４・−・・・・レジス
タｌファイル、５・・・・・・レジスタファイル読１出
番地レジスタ、６・・・・・・命令レジスタ、７・・・
・・・命令解析ＲＡＭ、８・・・・・・オペランドポイ
ンタ生成回路、９・−・・・・オペランドカウンタ、１
０・・・・−演算部、１１・・・・・・第１オペランド
用レジスタ、１２・・・・・・第２オペランド用レジス
タ、２０・・・・・・第１オペランド用ポインタセレク
タ、３０・・・・・・第２オペランドポインタセレクタ
、４０・・・・・・レジスタファイル読出番地セレクタ
、５０・・・・・・レジスタ・ファイルのＢＦ、ＢＰ’
切り換えフリップ・フロップ、６０・・・・・・中央処
理装置％９０・・・・−・制御部、１００・・・・・・
ベクトル演算プロセッサ、１０１・・・・・・命令によ
るオペランド１ポインタ（ｉ号、１０２・・−・・・命
令によるオペランド２ポインタ信号、１０３・・・・−
・オペランド１ポインタ信号、１０４・・・・・・オペ
ランド２ポインタ信号、１０６・・・・・・データ線、
１２０・・・、・−命令コード、オペランド、演算結果
のデータバス、１２１・・・・−制＠信号線。 □、）、 第２図
のベクトル演算プロセッサの中央処理装置との関係を示
すブロック図である。 １・・−・・・スカラ制御レジスタ、２・・・・−・第
１オペランド用ポインタレジスタ、３・・−・・−第２
オペランド用ポインタレジスタ、４・−・・・・レジス
タｌファイル、５・・・・・・レジスタファイル読１出
番地レジスタ、６・・・・・・命令レジスタ、７・・・
・・・命令解析ＲＡＭ、８・・・・・・オペランドポイ
ンタ生成回路、９・−・・・・オペランドカウンタ、１
０・・・・−演算部、１１・・・・・・第１オペランド
用レジスタ、１２・・・・・・第２オペランド用レジス
タ、２０・・・・・・第１オペランド用ポインタセレク
タ、３０・・・・・・第２オペランドポインタセレクタ
、４０・・・・・・レジスタファイル読出番地セレクタ
、５０・・・・・・レジスタ・ファイルのＢＦ、ＢＰ’
切り換えフリップ・フロップ、６０・・・・・・中央処
理装置％９０・・・・−・制御部、１００・・・・・・
ベクトル演算プロセッサ、１０１・・・・・・命令によ
るオペランド１ポインタ（ｉ号、１０２・・−・・・命
令によるオペランド２ポインタ信号、１０３・・・・−
・オペランド１ポインタ信号、１０４・・・・・・オペ
ランド２ポインタ信号、１０６・・・・・・データ線、
１２０・・・、・−命令コード、オペランド、演算結果
のデータバス、１２１・・・・−制＠信号線。 □、）、 第２図
Claims (1)
- 中央処理装置からのベクトル命令演算時、オペランドを
保持するレジスタファイルと、このレジスタファイルに
保持された前記オペランドの番地を保持するオペランド
ポインタレジスタと、前記オペランドが前記レジスタフ
ァイルにロードされる時その値が加算されまた前記ベク
トル命令演算実行時にその値が減算されるオペランドカ
ウンタと、前記オペランドがスカラか、もしくはベクト
ルかを示す値を保持するスカラ制御レジスタとを有し前
記中央処理装置の制御の基で独立してベクトル演算可能
なベクトル演算プロセッサのスカラデータ演算方式にお
いて、前記スカラ制御レジスタの値がスカラ演算である
事を検知し２回目以降は前記オペランドポインタレジス
タの値を１回目と同じ値を使用し前記スカラ演算を行な
い前記中央処理装置からは前記オペランドを前記レジス
タファイルにロードする代わりに前記オペランドカウン
タのセットのみを行なうことを特徴とするベクトル演算
プロセッサのスカラデータ演算方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158221A JPS6314275A (ja) | 1986-07-04 | 1986-07-04 | ベクトル演算プロセツサのスカラデ−タ演算方式 |
| US07/069,102 US4928238A (en) | 1986-07-04 | 1987-07-02 | Scalar data arithmetic control system for vector arithmetic processor |
| FR8709484A FR2601163B1 (fr) | 1986-07-04 | 1987-07-03 | Systeme de commande arithmetique de donnees scalaires pour un processeur arithmetique vectoriel. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61158221A JPS6314275A (ja) | 1986-07-04 | 1986-07-04 | ベクトル演算プロセツサのスカラデ−タ演算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6314275A true JPS6314275A (ja) | 1988-01-21 |
| JPH0528431B2 JPH0528431B2 (ja) | 1993-04-26 |
Family
ID=15666929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158221A Granted JPS6314275A (ja) | 1986-07-04 | 1986-07-04 | ベクトル演算プロセツサのスカラデ−タ演算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4928238A (ja) |
| JP (1) | JPS6314275A (ja) |
| FR (1) | FR2601163B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293611A (en) * | 1988-09-20 | 1994-03-08 | Hitachi, Ltd. | Digital signal processor utilizing a multiply-and-add function for digital filter realization |
| JPH02109160A (ja) * | 1988-10-18 | 1990-04-20 | Japan Atom Energy Res Inst | ベクトル計算機用演算装置 |
| US5257394A (en) * | 1988-10-18 | 1993-10-26 | Japan Atomic Energy Research Institute | Logical expression processing pipeline using pushdown stacks for a vector computer |
| US5210836A (en) * | 1989-10-13 | 1993-05-11 | Texas Instruments Incorporated | Instruction generator architecture for a video signal processor controller |
| US5423051A (en) * | 1992-09-24 | 1995-06-06 | International Business Machines Corporation | Execution unit with an integrated vector operation capability |
| EP0681236B1 (en) * | 1994-05-05 | 2000-11-22 | Conexant Systems, Inc. | Space vector data path |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59114677A (ja) * | 1982-12-22 | 1984-07-02 | Hitachi Ltd | ベクトル処理装置 |
| US4594682A (en) * | 1982-12-22 | 1986-06-10 | Ibm Corporation | Vector processing |
| JPS6027984A (ja) * | 1983-07-27 | 1985-02-13 | Hitachi Ltd | デ−タ処理装置 |
| JPS60123936A (ja) * | 1983-12-07 | 1985-07-02 | Fujitsu Ltd | バッフア記憶制御方式 |
| JPS60134974A (ja) * | 1983-12-23 | 1985-07-18 | Hitachi Ltd | ベクトル処理装置 |
| JPS60250476A (ja) * | 1984-05-25 | 1985-12-11 | Nec Corp | 処理装置 |
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| EP0184791A1 (en) * | 1984-12-07 | 1986-06-18 | Nec Corporation | Information processing device capable of rapidly processing instructions of different groups |
| US4745547A (en) * | 1985-06-17 | 1988-05-17 | International Business Machines Corp. | Vector processing |
| US4740893A (en) * | 1985-08-07 | 1988-04-26 | International Business Machines Corp. | Method for reducing the time for switching between programs |
-
1986
- 1986-07-04 JP JP61158221A patent/JPS6314275A/ja active Granted
-
1987
- 1987-07-02 US US07/069,102 patent/US4928238A/en not_active Expired - Fee Related
- 1987-07-03 FR FR8709484A patent/FR2601163B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| FR2601163A1 (fr) | 1988-01-08 |
| JPH0528431B2 (ja) | 1993-04-26 |
| FR2601163B1 (fr) | 1994-04-08 |
| US4928238A (en) | 1990-05-22 |
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