JPH0330957B2 - - Google Patents
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- JPH0330957B2 JPH0330957B2 JP59034464A JP3446484A JPH0330957B2 JP H0330957 B2 JPH0330957 B2 JP H0330957B2 JP 59034464 A JP59034464 A JP 59034464A JP 3446484 A JP3446484 A JP 3446484A JP H0330957 B2 JPH0330957 B2 JP H0330957B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２ポートCMOSスタテイツクRAMに
おいて、同一のメモリセルの両ポートから同時に
データを読み出す際の速度向上を図つた記憶回路
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a memory circuit in a 2-port CMOS static RAM that improves the speed of reading data simultaneously from both ports of the same memory cell.
（従来技術）
従来の２ポートCMOSスタテイツクRAMの構
成を第１図に示す。図において、１は電源電圧端
子、２はプリチヤージスイツチ駆動信号入力端
子、３は第１のポートの信号入出力制御端子、４
は第２のポートの信号入出力制御端子、５，５′
は第１のポートのデータ出力端子（５，５′は相
補信号）、６，６′は第２のポートのデータ出力端
子（６，６′は相補信号）である。なお、５，
５′，６，６′をビツト線とも呼ぶことにする。(Prior Art) Figure 1 shows the configuration of a conventional 2-port CMOS static RAM. In the figure, 1 is a power supply voltage terminal, 2 is a precharge switch drive signal input terminal, 3 is a signal input/output control terminal for the first port, and 4 is a power supply voltage terminal.
is the signal input/output control terminal of the second port, 5, 5'
are data output terminals of the first port (5, 5' are complementary signals), and 6, 6' are data output terminals of the second port (6, 6' are complementary signals). In addition, 5,
5', 6, and 6' are also called bit lines.
しかして、読み出し動作にあつては、予め端子
２にハイレベルの信号が与えられることにより、
プリチヤージスイツチとしてのNMOSトランジ
スタ７，８，９，１０がオンしてビツト線５，
５′，６，６′をプリチヤージし、続いて端子３も
しくは４にハイレベルの信号が与えられることに
より、ゲートトランジスタ１１，１２もしくは１
３，１４がオンしてフリツプフロツプを構成する
トランジスタ１５，１６，１７，１８のメモリセ
ルの信号がビツト線５，５′もしくは６，６′に取
り出され、図示しないセンスアンプにより「１」、
「０」が判別される。 Therefore, in the read operation, by applying a high level signal to terminal 2 in advance,
NMOS transistors 7, 8, 9, and 10 as precharge switches are turned on, and the bit lines 5,
5', 6, and 6' are precharged, and then a high level signal is applied to terminal 3 or 4, so that gate transistor 11, 12 or 1
3 and 14 are turned on, and the signals of the memory cells of transistors 15, 16, 17, and 18 forming the flip-flop are taken out to the bit lines 5, 5' or 6, 6', and are set to "1" by a sense amplifier (not shown).
"0" is determined.
ところで、上記の回路では両ポートのゲートト
ランジスタが同一の素子で構成されており、多く
は速度の速いNMOSを使用していた。一方、ビ
ツト線のプリチヤージ電位は、センスアンプのス
レシホルド電圧に近いほどセンスアンプの感度が
高くなり、高速な読み出しが可能となるため、電
源電圧の1/2が理想的な値である。しかしながら、
ビツト線を電源電圧の1/2にプリチヤージするた
めには複雑な回路を必要とするため、通常はこれ
に準ずる方法として、第１図に示す如く、電源電
圧端子１と各ビツト線５，５′，６，６′の間にプ
リチヤージスイツチとしてNMOSトランジスタ
７，８，９，１０を入れた簡単な構成としてい
る。この場合、NMOSトランジスタ７，８，９，
１０がオンの時にビツト線５，５′，６，６′の電
位は
（電源電圧）−（NMOSのスレシホルド電圧）
となる値までしかチヤージされないことを利用
し、ビツト線プリチヤージ電位を電源電圧の1/2
にできるだけ近づけ、読み出し速度の劣化を防い
でいる。 By the way, in the above circuit, the gate transistors of both ports are made of the same element, and most of them use fast NMOS. On the other hand, the ideal value for the precharge potential of the bit line is 1/2 of the power supply voltage, as the closer it is to the threshold voltage of the sense amplifier, the higher the sensitivity of the sense amplifier becomes, enabling high-speed reading. however,
Since a complicated circuit is required to precharge the bit line to 1/2 of the power supply voltage, normally a method similar to this is to connect the power supply voltage terminal 1 and each bit line 5, 5 as shown in Figure 1. It has a simple structure in which NMOS transistors 7, 8, 9, and 10 are inserted as precharge switches between ', 6, and 6'. In this case, NMOS transistors 7, 8, 9,
By using the fact that when bit line 10 is on, the potential of bit lines 5, 5', 6, and 6' is charged only to a value equal to (power supply voltage) - (NMOS threshold voltage), the bit line precharge potential is set to the power supply voltage. 1/2
to prevent deterioration in read speed.
しかしながら、上記の従来回路においては以下
の２点の欠点を有していた。すなわち、
プリチヤージスイツチはカツトオフ付近で使
用されるため、バツクゲート効果によりオン抵
抗が大きくなり、相補なデータ出力端子５，
５′または６，６′を同一電位にプリチヤージす
るのに時間がかかる。 However, the above conventional circuit has the following two drawbacks. That is, since the precharge switch is used near the cutoff, the on-resistance becomes large due to the back gate effect, and the complementary data output terminals 5,
It takes time to precharge 5' or 6,6' to the same potential.
同一のメモリセルの２つのポートが同時に選
択された時、フリツプフロツプ回路から見える
ビツト線の浮遊容量は１ポートだけが選択され
たときの２倍となり、読み出し速度が半分とな
つてしまう。 When two ports of the same memory cell are selected at the same time, the stray capacitance of the bit line visible from the flip-flop circuit is twice that when only one port is selected, and the read speed is halved.
等の欠点があつた。There were other drawbacks.
（発明の目的）
本発明は上記の点に鑑み提案されたものであ
り、２ポートアクセス時のビツト線のプリチヤー
ジ電位をセンスアンプの高感度な領域に導いて動
作速度を速くすると共に、プリチヤージスイツチ
の動作がカツトオフ付近で動作しないような構成
とすることにより、トータルの２ポートアクセス
時間を１ポートアクセスと同等とすることを可能
とした記憶回路を提供することを目的としてい
る。(Object of the Invention) The present invention was proposed in view of the above points, and it leads the precharge potential of the bit line during two-port access to the highly sensitive area of the sense amplifier to increase the operating speed, and also It is an object of the present invention to provide a memory circuit which makes it possible to make the total two-port access time equivalent to one-port access by configuring the switch so that it does not operate near the cutoff.
（発明の構成）
上記の目的を達成するため、本発明は２ポート
CMOSスタテイツクRAMにおいて、メモリセル
と第１のポートとを結ぶ信号入出力スイツチを
NMOSトランジスタで構成し、前記メモリセル
と第２のポートとを結ぶ信号入出力スイツチを
PMOSトランジスタで構成し、前記第１のポー
トを電源電圧に、かつ前記第２のポートを接地電
位にそれぞれプリチヤージするプリチヤージ回路
を設け、両ポートが同時にアクセスされた際に電
荷再分布により電源電圧のほぼ中間電位付近の信
号を出力することを特徴とした記憶回路を発明の
要旨とするものである。(Structure of the Invention) In order to achieve the above object, the present invention provides a two-port
In CMOS static RAM, the signal input/output switch that connects the memory cell and the first port is
A signal input/output switch consisting of an NMOS transistor and connecting the memory cell and the second port.
A precharge circuit is provided which is composed of a PMOS transistor and precharges the first port to the power supply voltage and the second port to the ground potential, and when both ports are accessed at the same time, the power supply voltage is reduced by charge redistribution. The gist of the invention is a memory circuit characterized by outputting a signal near an intermediate potential.
次に本発明の実施例を説明する。なお、実施例
は一つの例示であつて、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうるこ
とは言うまでもない。 Next, examples of the present invention will be described. Note that the embodiments are merely illustrative, and it goes without saying that various changes and improvements can be made without departing from the spirit of the present invention.
第２図は本発明にかかる２ポートCMOSスタ
テイツクRAMの一実施例を示したものであり、
１は電源電圧端子、２，２′はプリチヤージスイ
ツチ駆動信号入力端子（２，２′は相補信号）、３
は第１のポートの信号入出力制御端子、４は第２
のポートの信号入出力制御端子、５，５′は第１
のポートのデータ出力端子（５，５′は相補信
号）、６，６′は第２のポートのデータ出力端子
（６，６′は相補信号）である。なお、５，５′，
６，６′をビツト線とも呼ぶことにする。 FIG. 2 shows an embodiment of the 2-port CMOS static RAM according to the present invention.
1 is a power supply voltage terminal, 2 and 2' are precharge switch drive signal input terminals (2 and 2' are complementary signals), 3
is the signal input/output control terminal of the first port, and 4 is the signal input/output control terminal of the second port.
The signal input/output control terminals of ports 5 and 5' are the first
data output terminals of the second port (5, 5' are complementary signals), and 6, 6' are data output terminals of the second port (6, 6' are complementary signals). In addition, 5, 5′,
6 and 6' are also called bit lines.
動作を以下に説明する。まず、端子２をハイレ
ベル、端子２′をローレベルにすることによりプ
リチヤージスイツチとしてのトランジスタ２１，
２２，２３，２４をオンとし、ビツト線５，５′
を電源電圧に、ビツト線６，６′を接地電位にプ
リチヤージする。その後、端子２をローレベル、
端子２′をハイレベルとし、トランジスタ２１，
２２，２３，２４をオフにする。 The operation will be explained below. First, by setting terminal 2 to high level and terminal 2' to low level, transistor 21 as a precharge switch,
22, 23, 24 are turned on, bit lines 5, 5'
is set to the power supply voltage, and the bit lines 6 and 6' are precharged to the ground potential. After that, set terminal 2 to low level,
Terminal 2' is set to high level, transistors 21,
Turn off 22, 23, and 24.
次に、トランジスタ２９，３０，３１，３２か
らなるメモリセルの内容をビツト線に出力する。
この過程を以下に１ポート読み出しの場合につい
て説明する。今、トランジスタ２９，３１の接点
をａ点、トランジスタ３０，３２の接点をｂ点と
すると、フリツプフロツプの性質によりこの２点
ａ，ｂの電位は必ず相補となつている。このた
め、例えば端子３をハイレベルとし、トランジス
タ２５，２６をオンさせた場合、ビツト線５はａ
点電位に、ビツト線５’はｂ点電位にチヤージン
グが進み、両端子間に電位差が生ずる。そして、
この電位差をセンスアンプで増幅してRAMの出
力データとする。 Next, the contents of the memory cell consisting of transistors 29, 30, 31, and 32 are output to the bit line.
This process will be explained below in the case of 1-port reading. Now, if we assume that the contact point between transistors 29 and 31 is point a, and the contact point between transistors 30 and 32 is point b, the potentials at these two points a and b are always complementary due to the nature of a flip-flop. Therefore, for example, when terminal 3 is set to high level and transistors 25 and 26 are turned on, bit line 5 becomes a
At the point potential, charging of the bit line 5' progresses to the point b potential, and a potential difference is generated between both terminals. and,
This potential difference is amplified by a sense amplifier and used as output data of the RAM.
次に、この回路で端子３をハイレベル、端子４
をローレベルとしてトランジスタ２５，２６，２
７，２８をオンさせ、第１のポートと第２のポー
トとに同時にメモリセルの内容を出力する２ポー
ト読み出しの場合について説明する。前述したよ
うにビツト線５，５′は電源電圧、ビツト線６，
６′は接地電圧に予めプリチヤージされているた
め、トランジスタ２５，２６，２７，２８をオン
させるとビツト線５，６およびビツト線５′，
６′の間で電荷再分布が生ずる。すなわち、ビツ
ト線５，６はトランジスタ２５，２７により導通
されるため、両者の電位の差を打ち消すように電
荷が相互に流れる。そして、この場合、ビツト線
５とビツト線６の浮遊容量が等しければ、再分布
後のビツト線５，６の電位は予め両方の端子がプ
リチヤージされていた値の平均値、すなわち電源
電圧の1/2となり、センスアンプの感度が最も高
い電位となる。また、ビツト線５′，６′の間でも
同様の動作が生ずる。なお、通常、LSIではレイ
アウトパターンは完全に対称な形に形成されるの
で、ビツト線５，６，５′，６′の浮遊容量はほぼ
等しい。 Next, in this circuit, set terminal 3 to high level, and set terminal 4 to high level.
transistors 25, 26, 2 with
A case of two-port reading in which the memory cells 7 and 28 are turned on and the contents of the memory cell are simultaneously output to the first port and the second port will be described. As mentioned above, the bit lines 5, 5' are connected to the power supply voltage, and the bit lines 6, 5' are connected to the power supply voltage.
6' is precharged to the ground voltage, so when transistors 25, 26, 27, and 28 are turned on, bit lines 5, 6 and bit lines 5',
Charge redistribution occurs between 6'. That is, since bit lines 5 and 6 are made conductive by transistors 25 and 27, charges flow between them so as to cancel out the difference in potential between them. In this case, if the stray capacitances of bit line 5 and bit line 6 are equal, the potential of bit lines 5 and 6 after redistribution is the average value of the values at which both terminals were precharged, that is, 1 of the power supply voltage. /2, which is the potential at which the sense amplifier has the highest sensitivity. A similar operation also occurs between bit lines 5' and 6'. Note that since the layout pattern in LSI is normally formed in a completely symmetrical shape, the stray capacitances of the bit lines 5, 6, 5', and 6' are approximately equal.
この後、ビツト線５，６はａ点電位に、ビツト
線５′，６′はｂ点電位にチヤージされていく。こ
の時、ビツト線５，６，５′，６′はセンスアンプ
が高感度に動作する電位付近にあるので、ビツト
線５，５′間もしくはビツト線６，６′間の電位差
は小さくても、センスアンプは「１」、「０」を正
しく判定することができる。このため、第１図に
示した従来回路に比してビツト線のチヤージアツ
プ時間が少なくてすむことになる。このように、
本回路は２ポートRAMの同一メモリセルに対し
て２ポート同時読み出しが指定されたとき、ビツ
ト線のプリチヤージ電位をセンスアンプの高感度
な領域にもつていくようにして、２ポート同時読
み出し時の速度を向上させている。また、プリチ
ヤージスイツチについても、ビツト線５，５′を
電源電圧にチヤージするトランジスタ２１，２２
にPMOSを用い、ビツト線６，６′を接地電位に
チヤージするトランジスタ２３，２４にNMOS
を用いるようにしているので、いずれもバツクゲ
ート効果の小さな領域で使用することができ、高
速なプリチヤージができるという特長をも有して
いる。 Thereafter, the bit lines 5 and 6 are charged to the potential at point a, and the bit lines 5' and 6' are charged to the potential at point b. At this time, bit lines 5, 6, 5', and 6' are near the potential at which the sense amplifier operates with high sensitivity, so even if the potential difference between bit lines 5 and 5' or between bit lines 6 and 6' is small, , the sense amplifier can correctly determine "1" and "0". Therefore, the bit line charge-up time is shorter than that of the conventional circuit shown in FIG. in this way,
When simultaneous 2-port readout is specified for the same memory cell in a 2-port RAM, this circuit brings the precharge potential of the bit line to the highly sensitive area of the sense amplifier. Improving speed. Also, regarding the precharge switch, transistors 21 and 22 charge the bit lines 5 and 5' to the power supply voltage.
PMOS is used for the transistors 23 and 24 that charge the bit lines 6 and 6' to the ground potential.
Since both can be used in areas where the backgate effect is small, they also have the advantage of being capable of high-speed precharging.
（発明の効果）
以上のように本発明の記憶回路にあつては、同
一メモリセルの２ポート同時アクセス時の速度を
向上することができるので、本回路を使用した２
ポートRAMをマイクロプロセツサ等のデータメ
モリに使用すれば、ｘ＋ｘ、x2等の同一変数を使
用しての演算が通常の演算の演算速度と同程度の
演算速度で可能となり、特に統計処理、音声信号
処理など、x2等の演算を頻繁に行なうプロセツサ
に対し演算速度の向上の点で有利となる。(Effects of the Invention) As described above, the memory circuit of the present invention can improve the speed when two ports of the same memory cell are accessed simultaneously.
If port RAM is used as data memory in a microprocessor, calculations using the same variables such as x + x, x 2, etc. can be performed at the same speed as normal calculations, especially for statistical processing, This is advantageous in improving the calculation speed for processors that frequently perform calculations such as x2 , such as in audio signal processing.
第１図は従来の２ポートCMOSスタテイツク
ラムの構成図、第２図は本発明の一実施例を示す
構成図である。
１……電源電圧端子、２，２′……プリチヤー
ジスイツチ駆動信号入力端子、３……第１のポー
トの信号入出力制御端子、４……第２のポートの
信号入出力制御端子、５，５′……第１のポート
のデータ出力端子（ビツト数）、６，６′……第２
のポートのデータ出力端子（ビツト数）、２１〜
２４……プリチヤージスイツチを構成するトラン
ジスタ、２５，２６……第１のポートのゲートト
ランジスタ、２７，２８……第２のポートのゲー
トトランジスタ、２９〜３２……フリツプフロツ
プを構成するトランジスタ。
FIG. 1 is a block diagram of a conventional 2-port CMOS states module, and FIG. 2 is a block diagram showing an embodiment of the present invention. 1...Power supply voltage terminal, 2, 2'...Precharge switch drive signal input terminal, 3...Signal input/output control terminal for the first port, 4...Signal input/output control terminal for the second port, 5, 5'... Data output terminal of the first port (number of bits), 6, 6'... Second port
Data output terminal (number of bits) of the port, 21~
24...Transistors constituting the precharge switch, 25, 26...Gate transistors of the first port, 27, 28...Gate transistors of the second port, 29-32...Transistors constituting the flip-flop.
Claims (1)
て、メモリセルと第１のポートとを結ぶ信号入出
力スイツチをNMOSトランジスタで構成し、前
記メモリセルと第２のポートとを結ぶ信号入出力
スイツチをPMOSトランジスタで構成し、前記
第１のポートを電源電圧に、かつ前記第２のポー
トを接地電位にそれぞれプリチヤージするプリチ
ヤージ回路を設け、両ポートが同時にアクセスさ
れた際に電荷再分布により電源電圧のほぼ中間電
位付近の信号を出力することを特徴とした記憶回
路。1. In a two-port CMOS static RAM, a signal input/output switch connecting a memory cell and a first port is configured with an NMOS transistor, and a signal input/output switch connecting the memory cell and a second port is configured with a PMOS transistor. , a precharge circuit is provided that precharges the first port to the power supply voltage and the second port to the ground potential, and when both ports are accessed at the same time, charge redistribution causes the power supply voltage to reach approximately the midpoint potential of the power supply voltage. A memory circuit characterized by outputting a signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034464A JPS60179992A (en) | 1984-02-27 | 1984-02-27 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034464A JPS60179992A (en) | 1984-02-27 | 1984-02-27 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179992A JPS60179992A (en) | 1985-09-13 |
| JPH0330957B2 true JPH0330957B2 (en) | 1991-05-01 |
Family
ID=12414970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034464A Granted JPS60179992A (en) | 1984-02-27 | 1984-02-27 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179992A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660177A (en) * | 1985-01-14 | 1987-04-21 | American Telephone And Telegraph Company | Dual port complementary memory |
| JP2615011B2 (en) * | 1986-06-13 | 1997-05-28 | 株式会社日立製作所 | Semiconductor memory circuit |
| DE68922738T2 (en) * | 1989-12-23 | 1996-01-25 | Ibm | Highly integrated semiconductor memory with multiple access. |
-
1984
- 1984-02-27 JP JP59034464A patent/JPS60179992A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179992A (en) | 1985-09-13 |
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