JPH0330957B2 - - Google Patents
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- JPH0330957B2 JPH0330957B2 JP59034464A JP3446484A JPH0330957B2 JP H0330957 B2 JPH0330957 B2 JP H0330957B2 JP 59034464 A JP59034464 A JP 59034464A JP 3446484 A JP3446484 A JP 3446484A JP H0330957 B2 JPH0330957 B2 JP H0330957B2
- Authority
- JP
- Japan
- Prior art keywords
- port
- power supply
- supply voltage
- potential
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は２ポートCMOSスタテイツクRAMに
おいて、同一のメモリセルの両ポートから同時に
データを読み出す際の速度向上を図つた記憶回路
に関する。
おいて、同一のメモリセルの両ポートから同時に
データを読み出す際の速度向上を図つた記憶回路
に関する。
（従来技術）
従来の２ポートCMOSスタテイツクRAMの構
成を第１図に示す。図において、１は電源電圧端
子、２はプリチヤージスイツチ駆動信号入力端
子、３は第１のポートの信号入出力制御端子、４
は第２のポートの信号入出力制御端子、５，５′
は第１のポートのデータ出力端子（５，５′は相
補信号）、６，６′は第２のポートのデータ出力端
子（６，６′は相補信号）である。なお、５，
５′，６，６′をビツト線とも呼ぶことにする。
成を第１図に示す。図において、１は電源電圧端
子、２はプリチヤージスイツチ駆動信号入力端
子、３は第１のポートの信号入出力制御端子、４
は第２のポートの信号入出力制御端子、５，５′
は第１のポートのデータ出力端子（５，５′は相
補信号）、６，６′は第２のポートのデータ出力端
子（６，６′は相補信号）である。なお、５，
５′，６，６′をビツト線とも呼ぶことにする。
しかして、読み出し動作にあつては、予め端子
２にハイレベルの信号が与えられることにより、
プリチヤージスイツチとしてのNMOSトランジ
スタ７，８，９，１０がオンしてビツト線５，
５′，６，６′をプリチヤージし、続いて端子３も
しくは４にハイレベルの信号が与えられることに
より、ゲートトランジスタ１１，１２もしくは１
３，１４がオンしてフリツプフロツプを構成する
トランジスタ１５，１６，１７，１８のメモリセ
ルの信号がビツト線５，５′もしくは６，６′に取
り出され、図示しないセンスアンプにより「１」、
「０」が判別される。
２にハイレベルの信号が与えられることにより、
プリチヤージスイツチとしてのNMOSトランジ
スタ７，８，９，１０がオンしてビツト線５，
５′，６，６′をプリチヤージし、続いて端子３も
しくは４にハイレベルの信号が与えられることに
より、ゲートトランジスタ１１，１２もしくは１
３，１４がオンしてフリツプフロツプを構成する
トランジスタ１５，１６，１７，１８のメモリセ
ルの信号がビツト線５，５′もしくは６，６′に取
り出され、図示しないセンスアンプにより「１」、
「０」が判別される。
ところで、上記の回路では両ポートのゲートト
ランジスタが同一の素子で構成されており、多く
は速度の速いNMOSを使用していた。一方、ビ
ツト線のプリチヤージ電位は、センスアンプのス
レシホルド電圧に近いほどセンスアンプの感度が
高くなり、高速な読み出しが可能となるため、電
源電圧の1/2が理想的な値である。しかしながら、
ビツト線を電源電圧の1/2にプリチヤージするた
めには複雑な回路を必要とするため、通常はこれ
に準ずる方法として、第１図に示す如く、電源電
圧端子１と各ビツト線５，５′，６，６′の間にプ
リチヤージスイツチとしてNMOSトランジスタ
７，８，９，１０を入れた簡単な構成としてい
る。この場合、NMOSトランジスタ７，８，９，
１０がオンの時にビツト線５，５′，６，６′の電
位は （電源電圧）−（NMOSのスレシホルド電圧） となる値までしかチヤージされないことを利用
し、ビツト線プリチヤージ電位を電源電圧の1/2
にできるだけ近づけ、読み出し速度の劣化を防い
でいる。
ランジスタが同一の素子で構成されており、多く
は速度の速いNMOSを使用していた。一方、ビ
ツト線のプリチヤージ電位は、センスアンプのス
レシホルド電圧に近いほどセンスアンプの感度が
高くなり、高速な読み出しが可能となるため、電
源電圧の1/2が理想的な値である。しかしながら、
ビツト線を電源電圧の1/2にプリチヤージするた
めには複雑な回路を必要とするため、通常はこれ
に準ずる方法として、第１図に示す如く、電源電
圧端子１と各ビツト線５，５′，６，６′の間にプ
リチヤージスイツチとしてNMOSトランジスタ
７，８，９，１０を入れた簡単な構成としてい
る。この場合、NMOSトランジスタ７，８，９，
１０がオンの時にビツト線５，５′，６，６′の電
位は （電源電圧）−（NMOSのスレシホルド電圧） となる値までしかチヤージされないことを利用
し、ビツト線プリチヤージ電位を電源電圧の1/2
にできるだけ近づけ、読み出し速度の劣化を防い
でいる。
しかしながら、上記の従来回路においては以下
の２点の欠点を有していた。すなわち、 プリチヤージスイツチはカツトオフ付近で使
用されるため、バツクゲート効果によりオン抵
抗が大きくなり、相補なデータ出力端子５，
５′または６，６′を同一電位にプリチヤージす
るのに時間がかかる。
の２点の欠点を有していた。すなわち、 プリチヤージスイツチはカツトオフ付近で使
用されるため、バツクゲート効果によりオン抵
抗が大きくなり、相補なデータ出力端子５，
５′または６，６′を同一電位にプリチヤージす
るのに時間がかかる。
同一のメモリセルの２つのポートが同時に選
択された時、フリツプフロツプ回路から見える
ビツト線の浮遊容量は１ポートだけが選択され
たときの２倍となり、読み出し速度が半分とな
つてしまう。
択された時、フリツプフロツプ回路から見える
ビツト線の浮遊容量は１ポートだけが選択され
たときの２倍となり、読み出し速度が半分とな
つてしまう。
等の欠点があつた。
（発明の目的）
本発明は上記の点に鑑み提案されたものであ
り、２ポートアクセス時のビツト線のプリチヤー
ジ電位をセンスアンプの高感度な領域に導いて動
作速度を速くすると共に、プリチヤージスイツチ
の動作がカツトオフ付近で動作しないような構成
とすることにより、トータルの２ポートアクセス
時間を１ポートアクセスと同等とすることを可能
とした記憶回路を提供することを目的としてい
る。
り、２ポートアクセス時のビツト線のプリチヤー
ジ電位をセンスアンプの高感度な領域に導いて動
作速度を速くすると共に、プリチヤージスイツチ
の動作がカツトオフ付近で動作しないような構成
とすることにより、トータルの２ポートアクセス
時間を１ポートアクセスと同等とすることを可能
とした記憶回路を提供することを目的としてい
る。
（発明の構成）
上記の目的を達成するため、本発明は２ポート
CMOSスタテイツクRAMにおいて、メモリセル
と第１のポートとを結ぶ信号入出力スイツチを
NMOSトランジスタで構成し、前記メモリセル
と第２のポートとを結ぶ信号入出力スイツチを
PMOSトランジスタで構成し、前記第１のポー
トを電源電圧に、かつ前記第２のポートを接地電
位にそれぞれプリチヤージするプリチヤージ回路
を設け、両ポートが同時にアクセスされた際に電
荷再分布により電源電圧のほぼ中間電位付近の信
号を出力することを特徴とした記憶回路を発明の
要旨とするものである。
CMOSスタテイツクRAMにおいて、メモリセル
と第１のポートとを結ぶ信号入出力スイツチを
NMOSトランジスタで構成し、前記メモリセル
と第２のポートとを結ぶ信号入出力スイツチを
PMOSトランジスタで構成し、前記第１のポー
トを電源電圧に、かつ前記第２のポートを接地電
位にそれぞれプリチヤージするプリチヤージ回路
を設け、両ポートが同時にアクセスされた際に電
荷再分布により電源電圧のほぼ中間電位付近の信
号を出力することを特徴とした記憶回路を発明の
要旨とするものである。
次に本発明の実施例を説明する。なお、実施例
は一つの例示であつて、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうるこ
とは言うまでもない。
は一つの例示であつて、本発明の精神を逸脱しな
い範囲で、種々の変更あるいは改良を行いうるこ
とは言うまでもない。
第２図は本発明にかかる２ポートCMOSスタ
テイツクRAMの一実施例を示したものであり、
１は電源電圧端子、２，２′はプリチヤージスイ
ツチ駆動信号入力端子（２，２′は相補信号）、３
は第１のポートの信号入出力制御端子、４は第２
のポートの信号入出力制御端子、５，５′は第１
のポートのデータ出力端子（５，５′は相補信
号）、６，６′は第２のポートのデータ出力端子
（６，６′は相補信号）である。なお、５，５′，
６，６′をビツト線とも呼ぶことにする。
テイツクRAMの一実施例を示したものであり、
１は電源電圧端子、２，２′はプリチヤージスイ
ツチ駆動信号入力端子（２，２′は相補信号）、３
は第１のポートの信号入出力制御端子、４は第２
のポートの信号入出力制御端子、５，５′は第１
のポートのデータ出力端子（５，５′は相補信
号）、６，６′は第２のポートのデータ出力端子
（６，６′は相補信号）である。なお、５，５′，
６，６′をビツト線とも呼ぶことにする。
動作を以下に説明する。まず、端子２をハイレ
ベル、端子２′をローレベルにすることによりプ
リチヤージスイツチとしてのトランジスタ２１，
２２，２３，２４をオンとし、ビツト線５，５′
を電源電圧に、ビツト線６，６′を接地電位にプ
リチヤージする。その後、端子２をローレベル、
端子２′をハイレベルとし、トランジスタ２１，
２２，２３，２４をオフにする。
ベル、端子２′をローレベルにすることによりプ
リチヤージスイツチとしてのトランジスタ２１，
２２，２３，２４をオンとし、ビツト線５，５′
を電源電圧に、ビツト線６，６′を接地電位にプ
リチヤージする。その後、端子２をローレベル、
端子２′をハイレベルとし、トランジスタ２１，
２２，２３，２４をオフにする。
次に、トランジスタ２９，３０，３１，３２か
らなるメモリセルの内容をビツト線に出力する。
この過程を以下に１ポート読み出しの場合につい
て説明する。今、トランジスタ２９，３１の接点
をａ点、トランジスタ３０，３２の接点をｂ点と
すると、フリツプフロツプの性質によりこの２点
ａ，ｂの電位は必ず相補となつている。このた
め、例えば端子３をハイレベルとし、トランジス
タ２５，２６をオンさせた場合、ビツト線５はａ
点電位に、ビツト線５’はｂ点電位にチヤージン
グが進み、両端子間に電位差が生ずる。そして、
この電位差をセンスアンプで増幅してRAMの出
力データとする。
らなるメモリセルの内容をビツト線に出力する。
この過程を以下に１ポート読み出しの場合につい
て説明する。今、トランジスタ２９，３１の接点
をａ点、トランジスタ３０，３２の接点をｂ点と
すると、フリツプフロツプの性質によりこの２点
ａ，ｂの電位は必ず相補となつている。このた
め、例えば端子３をハイレベルとし、トランジス
タ２５，２６をオンさせた場合、ビツト線５はａ
点電位に、ビツト線５’はｂ点電位にチヤージン
グが進み、両端子間に電位差が生ずる。そして、
この電位差をセンスアンプで増幅してRAMの出
力データとする。
次に、この回路で端子３をハイレベル、端子４
をローレベルとしてトランジスタ２５，２６，２
７，２８をオンさせ、第１のポートと第２のポー
トとに同時にメモリセルの内容を出力する２ポー
ト読み出しの場合について説明する。前述したよ
うにビツト線５，５′は電源電圧、ビツト線６，
６′は接地電圧に予めプリチヤージされているた
め、トランジスタ２５，２６，２７，２８をオン
させるとビツト線５，６およびビツト線５′，
６′の間で電荷再分布が生ずる。すなわち、ビツ
ト線５，６はトランジスタ２５，２７により導通
されるため、両者の電位の差を打ち消すように電
荷が相互に流れる。そして、この場合、ビツト線
５とビツト線６の浮遊容量が等しければ、再分布
後のビツト線５，６の電位は予め両方の端子がプ
リチヤージされていた値の平均値、すなわち電源
電圧の1/2となり、センスアンプの感度が最も高
い電位となる。また、ビツト線５′，６′の間でも
同様の動作が生ずる。なお、通常、LSIではレイ
アウトパターンは完全に対称な形に形成されるの
で、ビツト線５，６，５′，６′の浮遊容量はほぼ
等しい。
をローレベルとしてトランジスタ２５，２６，２
７，２８をオンさせ、第１のポートと第２のポー
トとに同時にメモリセルの内容を出力する２ポー
ト読み出しの場合について説明する。前述したよ
うにビツト線５，５′は電源電圧、ビツト線６，
６′は接地電圧に予めプリチヤージされているた
め、トランジスタ２５，２６，２７，２８をオン
させるとビツト線５，６およびビツト線５′，
６′の間で電荷再分布が生ずる。すなわち、ビツ
ト線５，６はトランジスタ２５，２７により導通
されるため、両者の電位の差を打ち消すように電
荷が相互に流れる。そして、この場合、ビツト線
５とビツト線６の浮遊容量が等しければ、再分布
後のビツト線５，６の電位は予め両方の端子がプ
リチヤージされていた値の平均値、すなわち電源
電圧の1/2となり、センスアンプの感度が最も高
い電位となる。また、ビツト線５′，６′の間でも
同様の動作が生ずる。なお、通常、LSIではレイ
アウトパターンは完全に対称な形に形成されるの
で、ビツト線５，６，５′，６′の浮遊容量はほぼ
等しい。
この後、ビツト線５，６はａ点電位に、ビツト
線５′，６′はｂ点電位にチヤージされていく。こ
の時、ビツト線５，６，５′，６′はセンスアンプ
が高感度に動作する電位付近にあるので、ビツト
線５，５′間もしくはビツト線６，６′間の電位差
は小さくても、センスアンプは「１」、「０」を正
しく判定することができる。このため、第１図に
示した従来回路に比してビツト線のチヤージアツ
プ時間が少なくてすむことになる。このように、
本回路は２ポートRAMの同一メモリセルに対し
て２ポート同時読み出しが指定されたとき、ビツ
ト線のプリチヤージ電位をセンスアンプの高感度
な領域にもつていくようにして、２ポート同時読
み出し時の速度を向上させている。また、プリチ
ヤージスイツチについても、ビツト線５，５′を
電源電圧にチヤージするトランジスタ２１，２２
にPMOSを用い、ビツト線６，６′を接地電位に
チヤージするトランジスタ２３，２４にNMOS
を用いるようにしているので、いずれもバツクゲ
ート効果の小さな領域で使用することができ、高
速なプリチヤージができるという特長をも有して
いる。
線５′，６′はｂ点電位にチヤージされていく。こ
の時、ビツト線５，６，５′，６′はセンスアンプ
が高感度に動作する電位付近にあるので、ビツト
線５，５′間もしくはビツト線６，６′間の電位差
は小さくても、センスアンプは「１」、「０」を正
しく判定することができる。このため、第１図に
示した従来回路に比してビツト線のチヤージアツ
プ時間が少なくてすむことになる。このように、
本回路は２ポートRAMの同一メモリセルに対し
て２ポート同時読み出しが指定されたとき、ビツ
ト線のプリチヤージ電位をセンスアンプの高感度
な領域にもつていくようにして、２ポート同時読
み出し時の速度を向上させている。また、プリチ
ヤージスイツチについても、ビツト線５，５′を
電源電圧にチヤージするトランジスタ２１，２２
にPMOSを用い、ビツト線６，６′を接地電位に
チヤージするトランジスタ２３，２４にNMOS
を用いるようにしているので、いずれもバツクゲ
ート効果の小さな領域で使用することができ、高
速なプリチヤージができるという特長をも有して
いる。
（発明の効果）
以上のように本発明の記憶回路にあつては、同
一メモリセルの２ポート同時アクセス時の速度を
向上することができるので、本回路を使用した２
ポートRAMをマイクロプロセツサ等のデータメ
モリに使用すれば、ｘ＋ｘ、x2等の同一変数を使
用しての演算が通常の演算の演算速度と同程度の
演算速度で可能となり、特に統計処理、音声信号
処理など、x2等の演算を頻繁に行なうプロセツサ
に対し演算速度の向上の点で有利となる。
一メモリセルの２ポート同時アクセス時の速度を
向上することができるので、本回路を使用した２
ポートRAMをマイクロプロセツサ等のデータメ
モリに使用すれば、ｘ＋ｘ、x2等の同一変数を使
用しての演算が通常の演算の演算速度と同程度の
演算速度で可能となり、特に統計処理、音声信号
処理など、x2等の演算を頻繁に行なうプロセツサ
に対し演算速度の向上の点で有利となる。
第１図は従来の２ポートCMOSスタテイツク
ラムの構成図、第２図は本発明の一実施例を示す
構成図である。 １……電源電圧端子、２，２′……プリチヤー
ジスイツチ駆動信号入力端子、３……第１のポー
トの信号入出力制御端子、４……第２のポートの
信号入出力制御端子、５，５′……第１のポート
のデータ出力端子（ビツト数）、６，６′……第２
のポートのデータ出力端子（ビツト数）、２１〜
２４……プリチヤージスイツチを構成するトラン
ジスタ、２５，２６……第１のポートのゲートト
ランジスタ、２７，２８……第２のポートのゲー
トトランジスタ、２９〜３２……フリツプフロツ
プを構成するトランジスタ。
ラムの構成図、第２図は本発明の一実施例を示す
構成図である。 １……電源電圧端子、２，２′……プリチヤー
ジスイツチ駆動信号入力端子、３……第１のポー
トの信号入出力制御端子、４……第２のポートの
信号入出力制御端子、５，５′……第１のポート
のデータ出力端子（ビツト数）、６，６′……第２
のポートのデータ出力端子（ビツト数）、２１〜
２４……プリチヤージスイツチを構成するトラン
ジスタ、２５，２６……第１のポートのゲートト
ランジスタ、２７，２８……第２のポートのゲー
トトランジスタ、２９〜３２……フリツプフロツ
プを構成するトランジスタ。
Claims (1)
- １ ２ポートCMOSスタテイツクRAMにおい
て、メモリセルと第１のポートとを結ぶ信号入出
力スイツチをNMOSトランジスタで構成し、前
記メモリセルと第２のポートとを結ぶ信号入出力
スイツチをPMOSトランジスタで構成し、前記
第１のポートを電源電圧に、かつ前記第２のポー
トを接地電位にそれぞれプリチヤージするプリチ
ヤージ回路を設け、両ポートが同時にアクセスさ
れた際に電荷再分布により電源電圧のほぼ中間電
位付近の信号を出力することを特徴とした記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034464A JPS60179992A (ja) | 1984-02-27 | 1984-02-27 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59034464A JPS60179992A (ja) | 1984-02-27 | 1984-02-27 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179992A JPS60179992A (ja) | 1985-09-13 |
| JPH0330957B2 true JPH0330957B2 (ja) | 1991-05-01 |
Family
ID=12414970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59034464A Granted JPS60179992A (ja) | 1984-02-27 | 1984-02-27 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179992A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4660177A (en) * | 1985-01-14 | 1987-04-21 | American Telephone And Telegraph Company | Dual port complementary memory |
| JP2615011B2 (ja) * | 1986-06-13 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶回路 |
| DE68922738T2 (de) * | 1989-12-23 | 1996-01-25 | Ibm | Hochintegrierter Halbleiterspeicher mit Mehrfachzugang. |
-
1984
- 1984-02-27 JP JP59034464A patent/JPS60179992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179992A (ja) | 1985-09-13 |
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