JPH0331015B2 - - Google Patents
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- Publication number
- JPH0331015B2 JPH0331015B2 JP56124518A JP12451881A JPH0331015B2 JP H0331015 B2 JPH0331015 B2 JP H0331015B2 JP 56124518 A JP56124518 A JP 56124518A JP 12451881 A JP12451881 A JP 12451881A JP H0331015 B2 JPH0331015 B2 JP H0331015B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counting circuit
- counting
- duty cycle
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
本発明は分周方法に係り、特に16進計数回路を
用いて所要のデユーテイ・サイクルをもつ分周波
形を得る分周方法に関する。 近年分周方式として計数回路が盛んに用いられ
ており、これは勿論デイジタル信号を用うる機器
特に電子計算機等に適用されている。デイジタル
信号を司どるクロツク信号を分周しようという試
みが従来より実施されており例えば入力されるク
ロツクを10分の１に分周しようとすれば、第１図
に示すような回路を用いて分周を行うのである。
即ちクロツクを10進の計数回路１に入力し10進計
数回路１の各ビツトより出力される信号をデコー
ド回路２に入力し解続結果をデコード回路２の出
力端＃０ないし＃９にそれぞれ表示し所要とする
出力端＃３と＃９をフリツプ・フロツプ回路３の
Ｋ、Ｊ端子にそれぞれ入力し、更にクロツク信号
もフリツプ・フロツプ回路３に入力するのであ
る。言うまでもなくフリツプ・フロツプ回路３は
＃９，＃３出力端子の信号によりそれぞれセツ
ト、リセツトされる。従つて＃９ないし＃２の４
区間“オン”＃３ないし＃８の６区間“オフ”の
信号をそれぞれフリツプ・フロツプ回路３は出力
することとなり、クロツク信号はデユーテイ・サ
イクル４／６の10分の１に分周される。所要のデ
ユーテイ・サイクルによつてフリツプ・フロツプ
に端子入力を変更して結線して用いるのである。
以上が従来の分周方式である。しかしながら16進
計数回路を用いている電子計算機等にこの方式を
適用するには10進計数回路とデコード回路を設け
ることは回路数並びに費用も増大するという欠点
がある。 本発明は以上の欠点に鑑みなされたものにし
て、本発明は回路数を増加せず従つて安価に分周
しうる分周方式を提供することを目的とするもの
である。本発明を略説すると、16進計数回路の出
力端子に論理積回路を付設し、所要の出力端子を
用いて論理積回路の出力が16進計数回路の出力を
所要のデユーテイ・サイクルをもつ分周波形とす
るようにしたことを特徴とするものである。 以下図を用いて本発明を実施するのに好ましい
具体例を詳細に説明する。第２図は本発明のデユ
ーテイ・サイクル７／３の分周方式を示すブロツ
ク図であり、５は16進計数回路、６は論理積回
路、７はインバータ回路である。 このような構成により、16進計数回路５によつ
てクロツクの10分周信号を所要のデユーテイ・サ
イクルで生成する場合には、第１表に示すように
16進計数回路５を制御する。 第１表において、各行は10分周信号を各種のデ
ユーテイ・サイクルで得る場合の条件を示し、
「デユーテイ・サイクル」の欄はｕ／（10−ｕ）
の形でデユーテイ期間ｕのデユーテイ・サイクル
を示し、「入力条件」の欄は16進計数回路５のプ
リセツトによつて、強制的に設定する計数値ｊを
示し、「計数回路の動作」の欄は16進計数回路５
を制御して動作させる計数範囲を示し、計数範囲
の最大値を示す右端の値がプリセツト時点として
検出すべき計数値ｉとなる。 こゝで、例えばデユーテイ・サイクル４／６の
場合を例として、第１表の数値を説明すると、10
分周であるのでｍ＝10として、先ずｍを表す２進
数の最高有効桁又はそれより上位の桁を選定す
る。こゝでは16進計数回路であるので、この条件
に合う桁は“８”の桁のみであり、桁の値ｄ＝８
を選ぶ。次にｄ＝８を基準にして所要のデユーテ
イ・サイクルの所要分周比の信号を得るための計
数範囲を求めるものとし、先ずデユーテイ・サイ
クル４／６即ちデユーテイ期間ｕ＝４クロツク長
を得るために、ｄ＝８から４クロツク計数した値
１１を求めてプリセツト時点を定める計数値ｉ＝
11とする。即ちｉはｄ＋ｕ−１として定まる。 次にプリセツトする計数値ｊをｉ−ｍ＋１＋ｎ
をｎで除した剰余（但し計数回路をｎ進計数回路
とする）として求め、ｊ＝２を定める。 従つて、16進計数回路５はｊからｉまで、即ち
この例の場合には２から11までの計数を反復する
ように制御されることになり、その結果後述のよ
うに、16進計数回路５の２進数出力におけるｄ＝
８の桁に、デユーテイ・サイクル４／６の10分周
信号出力を得る。 他のデユーテイ・サイクルの場合も同様にし
て、所要のデユーテイ期間ｕの値からｄを基準に
してｉ，ｊを定めることができる。 次に、デユーテイ・サイクル７／３の10分周信
号を得る場合について動作を説明する。
用いて所要のデユーテイ・サイクルをもつ分周波
形を得る分周方法に関する。 近年分周方式として計数回路が盛んに用いられ
ており、これは勿論デイジタル信号を用うる機器
特に電子計算機等に適用されている。デイジタル
信号を司どるクロツク信号を分周しようという試
みが従来より実施されており例えば入力されるク
ロツクを10分の１に分周しようとすれば、第１図
に示すような回路を用いて分周を行うのである。
即ちクロツクを10進の計数回路１に入力し10進計
数回路１の各ビツトより出力される信号をデコー
ド回路２に入力し解続結果をデコード回路２の出
力端＃０ないし＃９にそれぞれ表示し所要とする
出力端＃３と＃９をフリツプ・フロツプ回路３の
Ｋ、Ｊ端子にそれぞれ入力し、更にクロツク信号
もフリツプ・フロツプ回路３に入力するのであ
る。言うまでもなくフリツプ・フロツプ回路３は
＃９，＃３出力端子の信号によりそれぞれセツ
ト、リセツトされる。従つて＃９ないし＃２の４
区間“オン”＃３ないし＃８の６区間“オフ”の
信号をそれぞれフリツプ・フロツプ回路３は出力
することとなり、クロツク信号はデユーテイ・サ
イクル４／６の10分の１に分周される。所要のデ
ユーテイ・サイクルによつてフリツプ・フロツプ
に端子入力を変更して結線して用いるのである。
以上が従来の分周方式である。しかしながら16進
計数回路を用いている電子計算機等にこの方式を
適用するには10進計数回路とデコード回路を設け
ることは回路数並びに費用も増大するという欠点
がある。 本発明は以上の欠点に鑑みなされたものにし
て、本発明は回路数を増加せず従つて安価に分周
しうる分周方式を提供することを目的とするもの
である。本発明を略説すると、16進計数回路の出
力端子に論理積回路を付設し、所要の出力端子を
用いて論理積回路の出力が16進計数回路の出力を
所要のデユーテイ・サイクルをもつ分周波形とす
るようにしたことを特徴とするものである。 以下図を用いて本発明を実施するのに好ましい
具体例を詳細に説明する。第２図は本発明のデユ
ーテイ・サイクル７／３の分周方式を示すブロツ
ク図であり、５は16進計数回路、６は論理積回
路、７はインバータ回路である。 このような構成により、16進計数回路５によつ
てクロツクの10分周信号を所要のデユーテイ・サ
イクルで生成する場合には、第１表に示すように
16進計数回路５を制御する。 第１表において、各行は10分周信号を各種のデ
ユーテイ・サイクルで得る場合の条件を示し、
「デユーテイ・サイクル」の欄はｕ／（10−ｕ）
の形でデユーテイ期間ｕのデユーテイ・サイクル
を示し、「入力条件」の欄は16進計数回路５のプ
リセツトによつて、強制的に設定する計数値ｊを
示し、「計数回路の動作」の欄は16進計数回路５
を制御して動作させる計数範囲を示し、計数範囲
の最大値を示す右端の値がプリセツト時点として
検出すべき計数値ｉとなる。 こゝで、例えばデユーテイ・サイクル４／６の
場合を例として、第１表の数値を説明すると、10
分周であるのでｍ＝10として、先ずｍを表す２進
数の最高有効桁又はそれより上位の桁を選定す
る。こゝでは16進計数回路であるので、この条件
に合う桁は“８”の桁のみであり、桁の値ｄ＝８
を選ぶ。次にｄ＝８を基準にして所要のデユーテ
イ・サイクルの所要分周比の信号を得るための計
数範囲を求めるものとし、先ずデユーテイ・サイ
クル４／６即ちデユーテイ期間ｕ＝４クロツク長
を得るために、ｄ＝８から４クロツク計数した値
１１を求めてプリセツト時点を定める計数値ｉ＝
11とする。即ちｉはｄ＋ｕ−１として定まる。 次にプリセツトする計数値ｊをｉ−ｍ＋１＋ｎ
をｎで除した剰余（但し計数回路をｎ進計数回路
とする）として求め、ｊ＝２を定める。 従つて、16進計数回路５はｊからｉまで、即ち
この例の場合には２から11までの計数を反復する
ように制御されることになり、その結果後述のよ
うに、16進計数回路５の２進数出力におけるｄ＝
８の桁に、デユーテイ・サイクル４／６の10分周
信号出力を得る。 他のデユーテイ・サイクルの場合も同様にし
て、所要のデユーテイ期間ｕの値からｄを基準に
してｉ，ｊを定めることができる。 次に、デユーテイ・サイクル７／３の10分周信
号を得る場合について動作を説明する。
【表】
即ち第１表に示す＊印のデユーテイ・サイクル
７／３を作成しようとすると16進計数回路５を10
進に変更するのであるが16進計数回路５が14まで
計数したときプリセツト入力に“５”を入力し14
の次に５から順次14迄計数するように入力条件を
設定するのである。第２図の16進計数回路５の出
力端子１ないし４ビツト目のそれぞれ端子Ａ，
Ｂ，Ｃ，Ｄの内でＢ，Ｃ，Ｄ端子即ち２，４，８
を用い14進したことを論理積回路６に入力する。
論理積回路６は“１”を出力しインバータ回路７
にて反転し“０”を16進計数回路５のＥ端子に入
力するのである。Ｅ端子は16進計数回路５のロー
ド端子であり“０”の時プリセツト入力信号をセ
ツトするように動作する。従つて論理積回路６の
出力“１”がＡ，Ｃ端子即ち５をセツトすること
となり、前記した５ないし１４迄の計数10進とし
て動作するのである。以上の動作を第３図に示
す。第３図に示すようにＤ端子出力信号は８ない
し１４計数間の７クロツク間が“１”となるので
ある。結果としてデユーテイ・サイクル７／３の
10分の１の分周が得られることとなる。 第４図はデユーテイ・サイクル５／５を出力す
る場合のブロツク図である。以上の説明は10分の
１分周について説明したが何分周であつても何ら
支障なく用いられることは勿論である。 以上説明より明らかなように本発明によれば回
路数を増加せずに安易に入手し得る論理積回路を
用いるのみで安価に作成できる分周方法となり、
本発明を分周を要する電子計算機システムに適用
すれば作製上きわめて利点の多いものとなる。
７／３を作成しようとすると16進計数回路５を10
進に変更するのであるが16進計数回路５が14まで
計数したときプリセツト入力に“５”を入力し14
の次に５から順次14迄計数するように入力条件を
設定するのである。第２図の16進計数回路５の出
力端子１ないし４ビツト目のそれぞれ端子Ａ，
Ｂ，Ｃ，Ｄの内でＢ，Ｃ，Ｄ端子即ち２，４，８
を用い14進したことを論理積回路６に入力する。
論理積回路６は“１”を出力しインバータ回路７
にて反転し“０”を16進計数回路５のＥ端子に入
力するのである。Ｅ端子は16進計数回路５のロー
ド端子であり“０”の時プリセツト入力信号をセ
ツトするように動作する。従つて論理積回路６の
出力“１”がＡ，Ｃ端子即ち５をセツトすること
となり、前記した５ないし１４迄の計数10進とし
て動作するのである。以上の動作を第３図に示
す。第３図に示すようにＤ端子出力信号は８ない
し１４計数間の７クロツク間が“１”となるので
ある。結果としてデユーテイ・サイクル７／３の
10分の１の分周が得られることとなる。 第４図はデユーテイ・サイクル５／５を出力す
る場合のブロツク図である。以上の説明は10分の
１分周について説明したが何分周であつても何ら
支障なく用いられることは勿論である。 以上説明より明らかなように本発明によれば回
路数を増加せずに安易に入手し得る論理積回路を
用いるのみで安価に作成できる分周方法となり、
本発明を分周を要する電子計算機システムに適用
すれば作製上きわめて利点の多いものとなる。
第１図は従来の分周方式を示すブロツク図、第
２図は本発明のデユーテイ・サイクル７／３の分
周方式を示す一実施例のブロツク図、第３図は本
発明のタイムチヤート図、第４図は本発明のデユ
ーテイ・サイクル５／５分周方式を示すブロツク
図である。 図において、５は16進計数回路、６は論理積回
路を示す。
２図は本発明のデユーテイ・サイクル７／３の分
周方式を示す一実施例のブロツク図、第３図は本
発明のタイムチヤート図、第４図は本発明のデユ
ーテイ・サイクル５／５分周方式を示すブロツク
図である。 図において、５は16進計数回路、６は論理積回
路を示す。
Claims (1)
- 【特許請求の範囲】 １ クロツクを入力して、該クロツクの周期のｍ
倍の周期を有し、該クロツクの周期のｕ倍のデユ
ーテイ期間のデユーテイ・サイクルを有する分周
信号を出力するに際し、 ２進表示の計数出力を有し、該クロツクを計数
するｎ進計数回路（但しｎ＞ｍ）の計数出力がｉ
（但しｍを表す２進数の最高有効桁又は該桁より
上位桁から定める桁の値をｄとした時、ｉ＝ｄ＋
ｕ−１）であることを検出して計数値ｊ（但しｊ
はｉ−ｍ＋１＋ｎをｎで除した剰余）を該ｎ進計
数回路にプリセツトし、 値ｄの桁に対応する該ｎ進計数回路の計数出力
を該分周信号として取り出すことを特徴とする分
周方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12451881A JPS5825723A (ja) | 1981-08-08 | 1981-08-08 | 分周方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12451881A JPS5825723A (ja) | 1981-08-08 | 1981-08-08 | 分周方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5825723A JPS5825723A (ja) | 1983-02-16 |
| JPH0331015B2 true JPH0331015B2 (ja) | 1991-05-02 |
Family
ID=14887456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12451881A Granted JPS5825723A (ja) | 1981-08-08 | 1981-08-08 | 分周方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5825723A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6073167A (ja) * | 1983-09-28 | 1985-04-25 | Nippon Piston Ring Co Ltd | カムシャフトの製造方法 |
| JP2771312B2 (ja) * | 1990-05-15 | 1998-07-02 | 正信 中村 | カムシャフトの製造装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154964A (en) * | 1978-05-29 | 1979-12-06 | Nec Corp | Programable counter |
-
1981
- 1981-08-08 JP JP12451881A patent/JPS5825723A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5825723A (ja) | 1983-02-16 |
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