JPH0779247B2 - デコ−ド回路 - Google Patents
デコ−ド回路Info
- Publication number
- JPH0779247B2 JPH0779247B2 JP30046686A JP30046686A JPH0779247B2 JP H0779247 B2 JPH0779247 B2 JP H0779247B2 JP 30046686 A JP30046686 A JP 30046686A JP 30046686 A JP30046686 A JP 30046686A JP H0779247 B2 JPH0779247 B2 JP H0779247B2
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- JP
- Japan
- Prior art keywords
- output
- counter
- flip
- stage
- decoder
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- Expired - Lifetime
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 ［概要］ デコード回路であって、カウンタ出力を複数個のフリッ
プフロップで順次シフトし、各段のデコーダの入力を各
段のフリップフロップ出力からとるようにしてカウンタ
の出力配線負荷容量を低減する。
プフロップで順次シフトし、各段のデコーダの入力を各
段のフリップフロップ出力からとるようにしてカウンタ
の出力配線負荷容量を低減する。
［産業上の利用分野］ 本発明はデコード回路に関し、更に詳しくは２進を10進
にデコードするデコード回路に関する。
にデコードするデコード回路に関する。
２進を10進にデコードするデコード回路は、キーボード
入力装置等において多用されているが、近年、回路の高
速化の傾向にある。このため、カウンタの出力配線負荷
容量を低減することが要求されている。
入力装置等において多用されているが、近年、回路の高
速化の傾向にある。このため、カウンタの出力配線負荷
容量を低減することが要求されている。
［従来の技術］ 第５図は従来のデコード回路を示す図である。３ビット
のバイナリカウンタ１の３ビット（20,21,22）出力をそ
のまま或いはインバータ２〜４でインバートして各３入
力アンドゲートG0〜G7に送り、各アンドゲートG0〜G7か
らは０〜７までの10進符号が出力される。そして、選ば
れた10進符号のみが“1"レベルになる。例えばカウンタ
１の出力が10進で３を示す（011）であった場合、アン
ドゲートG3のみが“1"になり、自己がセレクトされたこ
とを示す。
のバイナリカウンタ１の３ビット（20,21,22）出力をそ
のまま或いはインバータ２〜４でインバートして各３入
力アンドゲートG0〜G7に送り、各アンドゲートG0〜G7か
らは０〜７までの10進符号が出力される。そして、選ば
れた10進符号のみが“1"レベルになる。例えばカウンタ
１の出力が10進で３を示す（011）であった場合、アン
ドゲートG3のみが“1"になり、自己がセレクトされたこ
とを示す。
［発明が解決しようとする問題点］ 第５図に示す従来回路の場合、カウンタ１の各ビット出
力がインバータ２〜４及びアンドゲートG0〜G7に直接入
力されており、各ビットのファンアウト数は図の場合５
である。図の場合は３ビットのカウンタ出力をデコード
しているが、カウンタ１のビット数が増えると、各ビッ
ト毎のファンアウト数は更に増える。このため、カウン
タ１の各ビット出力の出力配線負荷容量が増大し、パル
スの立上り，立下り波形がなまってしまう。この結果カ
ウント速度が速くなるとデコード部がカウンタ１の速度
に追随できなくなるという不具合があった。
力がインバータ２〜４及びアンドゲートG0〜G7に直接入
力されており、各ビットのファンアウト数は図の場合５
である。図の場合は３ビットのカウンタ出力をデコード
しているが、カウンタ１のビット数が増えると、各ビッ
ト毎のファンアウト数は更に増える。このため、カウン
タ１の各ビット出力の出力配線負荷容量が増大し、パル
スの立上り，立下り波形がなまってしまう。この結果カ
ウント速度が速くなるとデコード部がカウンタ１の速度
に追随できなくなるという不具合があった。
本発明はこのような点に鑑みてなされたものであって、
高速時においても、デコード部をカウンタの速度に追随
させることのできるデコード回路を提供することを目的
としている。
高速時においても、デコード部をカウンタの速度に追随
させることのできるデコード回路を提供することを目的
としている。
［問題点を解決するための手段］ 第１図は本発明の原理ブロック図である。図において、
10は複数ビットのバイナリカウンタ、20は該カウンタ10
出力をデコードする複数個のデコーダ、30はカウンタ10
出力を順次シフトする複数個のフリップフロップであ
る。
10は複数ビットのバイナリカウンタ、20は該カウンタ10
出力をデコードする複数個のデコーダ、30はカウンタ10
出力を順次シフトする複数個のフリップフロップであ
る。
［作用］ カウンタ10の出力は、直接全てのテコーダ20に入らない
で、２段目のデコーダ20以降は各段のフリップフロップ
30の出力がデコーダ入力となっている。従って、カウン
タ10の出力は１段目のデコーダ20及びフリップフロップ
30に接続されるだけですみ、各ビット出力のファンアウ
ト数を低減することができる。ファンアウト数を低減す
ることができれば、その分だけカウンタ10の出力配線負
荷容量を低減することができるので、高速時においても
デコード部がカウンタの速度に追随することができる。
で、２段目のデコーダ20以降は各段のフリップフロップ
30の出力がデコーダ入力となっている。従って、カウン
タ10の出力は１段目のデコーダ20及びフリップフロップ
30に接続されるだけですみ、各ビット出力のファンアウ
ト数を低減することができる。ファンアウト数を低減す
ることができれば、その分だけカウンタ10の出力配線負
荷容量を低減することができるので、高速時においても
デコード部がカウンタの速度に追随することができる。
［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第２図は本発明の一実施例を示す構成ブロック図であ
る。第１図と同一のものは、同一の符号を付して示す。
ここでは、カウンタ10は４ビットのバイナリカウンタ
で、各ビット出力及び各ビット出力をそれぞれインバー
タ11〜14で反転した反転出力がそれぞれ初段のフリップ
フロップ30に入り、初段のフリップフロップ30の出力は
次に２段目のフリップフロップ30に入るというように順
次接続される。デコーダ20は図に示すように４入力アン
ドゲートで構成されており、フリップフロップ30の各段
の出力が、各段のデコーダ20の入力となっている。
る。第１図と同一のものは、同一の符号を付して示す。
ここでは、カウンタ10は４ビットのバイナリカウンタ
で、各ビット出力及び各ビット出力をそれぞれインバー
タ11〜14で反転した反転出力がそれぞれ初段のフリップ
フロップ30に入り、初段のフリップフロップ30の出力は
次に２段目のフリップフロップ30に入るというように順
次接続される。デコーダ20は図に示すように４入力アン
ドゲートで構成されており、フリップフロップ30の各段
の出力が、各段のデコーダ20の入力となっている。
本発明によれば、カウンタ10の各ビット出力は、インバ
ータと初段のフリップフロップの２つの入力に入るだけ
ですむのでファンアウト数は２となり、各ビットの出力
配線容量を低減することができる。従って、高速デコー
ドが可能となり、デコード部がカウンタ10の動作に追随
することができる。
ータと初段のフリップフロップの２つの入力に入るだけ
ですむのでファンアウト数は２となり、各ビットの出力
配線容量を低減することができる。従って、高速デコー
ドが可能となり、デコード部がカウンタ10の動作に追随
することができる。
次に動作について説明する。図に示すように各段のデコ
ーダ出力をA,B,C,Dとすると、A,B,C,D各出力はそれぞれ
1,4,8,15となる。ところが、カウンタ10とデコーダ20と
の間にはフリップフロップ30が挿入されているので、初
段のデコーダ20を除いては、値が一致しない。そこで、
カウンタ10とデコーダ20との対応をとる必要がある。そ
こで、例えばデコーダの出力Ｂの場合には、出力値４よ
り１だけ小さい値３をデコード値としている。同様にＣ
では出力値８より２だけ小さい値６を、Ｄでは出力値15
より３だけ小さい値12をそれぞれデコード値としてい
る。
ーダ出力をA,B,C,Dとすると、A,B,C,D各出力はそれぞれ
1,4,8,15となる。ところが、カウンタ10とデコーダ20と
の間にはフリップフロップ30が挿入されているので、初
段のデコーダ20を除いては、値が一致しない。そこで、
カウンタ10とデコーダ20との対応をとる必要がある。そ
こで、例えばデコーダの出力Ｂの場合には、出力値４よ
り１だけ小さい値３をデコード値としている。同様にＣ
では出力値８より２だけ小さい値６を、Ｄでは出力値15
より３だけ小さい値12をそれぞれデコード値としてい
る。
デコード回路は、第５図に示すように連続したデコード
出力を取出すのが普通であるが、例えば第３図に示すよ
うにアドレス１フレームのうちの特定のアドレスＡ〜Ｅ
のみ取出したい場合もある。このような場合には、第４
図に示すように特定アドレス値のみデコードするための
デコーダ21〜25を設け、カウンタ11と各デコーダ間に図
に示すようにフリップフロップFFを挿入すればよい。
出力を取出すのが普通であるが、例えば第３図に示すよ
うにアドレス１フレームのうちの特定のアドレスＡ〜Ｅ
のみ取出したい場合もある。このような場合には、第４
図に示すように特定アドレス値のみデコードするための
デコーダ21〜25を設け、カウンタ11と各デコーダ間に図
に示すようにフリップフロップFFを挿入すればよい。
上述の実施例では、カウンタの出力ビット数として３ビ
ット,4ビットの場合を例にとったが、本発明はこれに限
るものではなく、任意の出力ビット数のカウンタを用い
ることができる。
ット,4ビットの場合を例にとったが、本発明はこれに限
るものではなく、任意の出力ビット数のカウンタを用い
ることができる。
［発明の効果］ 以上詳細に説明したように、本発明によれば、カウンタ
の出力にフリップフロップを多段接続し、各段のフリッ
プフロップ出力を各段のデコーダの入力とすることによ
りカウンタの出力配線負荷容量を低減することができる
ので、高速動作時においてもデコード部をカウンタの速
度に追随させることができるデコード回路を提供するこ
とができる。
の出力にフリップフロップを多段接続し、各段のフリッ
プフロップ出力を各段のデコーダの入力とすることによ
りカウンタの出力配線負荷容量を低減することができる
ので、高速動作時においてもデコード部をカウンタの速
度に追随させることができるデコード回路を提供するこ
とができる。
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図は実施例装置のアドレスの１フレームを示す図、 第４図は本発明の実施例の詳細構成例を示すブロック
図、 第５図は従来のデコード回路を示す図である。 第１図において、 10はカウンタ、 20はデコーダ、 30はフリップフロップである。
図、 第５図は従来のデコード回路を示す図である。 第１図において、 10はカウンタ、 20はデコーダ、 30はフリップフロップである。
Claims (1)
- 【請求項１】入力クロックをカウントするカウンタ（1
0）と、 該カウンタ（10）の各ビット出力を受けてデコードする
複数個のデコーダ（20）と、 カウンタ（10）出力を順次シフトする複数個のフリップ
フロップ（30）とにより構成され、 １段目のデコーダ（20）の入力はカウンタ（10）の出力
からとり、最初のフリップフロップ（30）の出力を２段
目、次のフリップフロップ（30）の出力を３段目という
ように定義した時に、２段目以降のデコーダ（20）の入
力は各段のフリップフロップ（30）出力からとるように
構成したことを特徴とするデコード回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046686A JPH0779247B2 (ja) | 1986-12-16 | 1986-12-16 | デコ−ド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30046686A JPH0779247B2 (ja) | 1986-12-16 | 1986-12-16 | デコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63151223A JPS63151223A (ja) | 1988-06-23 |
| JPH0779247B2 true JPH0779247B2 (ja) | 1995-08-23 |
Family
ID=17885133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30046686A Expired - Lifetime JPH0779247B2 (ja) | 1986-12-16 | 1986-12-16 | デコ−ド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779247B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0766732A (ja) * | 1993-08-25 | 1995-03-10 | Mitsubishi Electric Corp | 符号変換装置 |
| CN108414924B (zh) * | 2018-05-14 | 2023-07-07 | 珠海一微半导体股份有限公司 | 一种进入芯片测试模式的电路及其控制方法 |
-
1986
- 1986-12-16 JP JP30046686A patent/JPH0779247B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63151223A (ja) | 1988-06-23 |
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