JPH0331233B2 - - Google Patents
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- Publication number
- JPH0331233B2 JPH0331233B2 JP58048236A JP4823683A JPH0331233B2 JP H0331233 B2 JPH0331233 B2 JP H0331233B2 JP 58048236 A JP58048236 A JP 58048236A JP 4823683 A JP4823683 A JP 4823683A JP H0331233 B2 JPH0331233 B2 JP H0331233B2
- Authority
- JP
- Japan
- Prior art keywords
- scan
- data
- parity
- clock
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はスキヤンパス回路、特に、外部からス
キヤンクロツクと該スキヤンクロツクに応答して
ビツト変化するスキヤンデータとを供給してスキ
ヤンパス内蔵の論理ユニツトをテストするスキヤ
ンパス回路に関する。
キヤンクロツクと該スキヤンクロツクに応答して
ビツト変化するスキヤンデータとを供給してスキ
ヤンパス内蔵の論理ユニツトをテストするスキヤ
ンパス回路に関する。
近年、情報処理装置への大規模集積回路
（LSI）の採用に伴い、論理回路、論理装置ある
いはプロセツサの集積化が顕著化し、高度に複雑
な論理機能が高密度に集積化できるようになつた
反面、回路や装置の複雑さおよびLSIの入出力端
子数の制約等によりこれら論理ユニツトの故障の
テストは一層困難になつている。このため、この
ような論理ユニツトには故障のテストが容易にな
るように予め論理ユニツトの構成に工夫をしてお
くことがある。
（LSI）の採用に伴い、論理回路、論理装置ある
いはプロセツサの集積化が顕著化し、高度に複雑
な論理機能が高密度に集積化できるようになつた
反面、回路や装置の複雑さおよびLSIの入出力端
子数の制約等によりこれら論理ユニツトの故障の
テストは一層困難になつている。このため、この
ような論理ユニツトには故障のテストが容易にな
るように予め論理ユニツトの構成に工夫をしてお
くことがある。
従来この種のスキヤンパス回路は、いわゆるス
キヤンパス方式と称せられ、通常の動作と故障の
テスト動作とを信号により切り換えて、通常の順
序回路動作のため内部記憶素子として存在するフ
リツプフロツプ群を相互に接続してシフトレジス
タ（スキヤンパス）を構成させ、順序回路を組合
せ回路に分離してテストすることを可能にしてい
る。テスタから被試験論理ユニツトにビツト直列
で供給されたスキヤンデータは、スキヤンパスを
経由して出力され、この出力データがテスタにお
いてスキヤンデータに対する期待値データと比較
され、テストされる。
キヤンパス方式と称せられ、通常の動作と故障の
テスト動作とを信号により切り換えて、通常の順
序回路動作のため内部記憶素子として存在するフ
リツプフロツプ群を相互に接続してシフトレジス
タ（スキヤンパス）を構成させ、順序回路を組合
せ回路に分離してテストすることを可能にしてい
る。テスタから被試験論理ユニツトにビツト直列
で供給されたスキヤンデータは、スキヤンパスを
経由して出力され、この出力データがテスタにお
いてスキヤンデータに対する期待値データと比較
され、テストされる。
このような従来構成においては、テスタと論理
ユニツトとの間のデータ転送路における故障に起
因するエラーが発生しても、テスタは論理ユニツ
トにおける故障に起因するエラーと判断するた
め、誤つたテスト結果をもたらしてしまうという
欠点がある。特に、保守プロセツサをテスタとし
て使用して、中央処理装置は入出力制御装置等の
プロセツサをテストする場合には、データ転送路
は長く、かつ大規模なものになるため、上述の欠
点は増長されることになる。
ユニツトとの間のデータ転送路における故障に起
因するエラーが発生しても、テスタは論理ユニツ
トにおける故障に起因するエラーと判断するた
め、誤つたテスト結果をもたらしてしまうという
欠点がある。特に、保守プロセツサをテスタとし
て使用して、中央処理装置は入出力制御装置等の
プロセツサをテストする場合には、データ転送路
は長く、かつ大規模なものになるため、上述の欠
点は増長されることになる。
本発明の目的は、被試験論理ユニツトとデータ
転送路それぞれにおける故障の切り分けができ、
適切なエラー処理ができるようなスキヤンパス回
路を提供することにある。
転送路それぞれにおける故障の切り分けができ、
適切なエラー処理ができるようなスキヤンパス回
路を提供することにある。
本発明の回路は、外部からスキヤンクロツクと
該スキヤンクロツクに同期してビツト変化するス
キヤンデータとを供給してスキヤンパス内蔵の論
理ユニツトをテストできるスキヤン回路におい
て、 前記スキヤンデータの一定ビツト間隔ごとにパ
リテイを付加して前記供給を行ない、かつ前記論
理ユニツトの近傍に、 前記スキヤンクロツクの印加時から前記スキヤ
ンデータの前記一定ビツト間隔長を最大カウント
値とするカウントを行なうカウンタと、 該最大カウント値ごとに前記スキヤンデータの
パリテイチエツクを行なうエラー検出回路と、 前記最大カウント値ごとにのみ前記スキヤンク
ロツクの通過を阻止したセツトクロツクを発生し
該セツトクロツクに応答して前記スキヤンデータ
を前記スキヤンパスに入力するようにしたゲート
回路と、 前記スキヤンパスからの出力データに基づいて
パリテイを発生するパリテイ発生回路と、 前記最大カウント値ごとに前記パリテイ発生回
路からのパリテイを出力させまたその他のときに
は前記出力データを出力させるマルチプレクサ とを設けたことを特徴とする。
該スキヤンクロツクに同期してビツト変化するス
キヤンデータとを供給してスキヤンパス内蔵の論
理ユニツトをテストできるスキヤン回路におい
て、 前記スキヤンデータの一定ビツト間隔ごとにパ
リテイを付加して前記供給を行ない、かつ前記論
理ユニツトの近傍に、 前記スキヤンクロツクの印加時から前記スキヤ
ンデータの前記一定ビツト間隔長を最大カウント
値とするカウントを行なうカウンタと、 該最大カウント値ごとに前記スキヤンデータの
パリテイチエツクを行なうエラー検出回路と、 前記最大カウント値ごとにのみ前記スキヤンク
ロツクの通過を阻止したセツトクロツクを発生し
該セツトクロツクに応答して前記スキヤンデータ
を前記スキヤンパスに入力するようにしたゲート
回路と、 前記スキヤンパスからの出力データに基づいて
パリテイを発生するパリテイ発生回路と、 前記最大カウント値ごとに前記パリテイ発生回
路からのパリテイを出力させまたその他のときに
は前記出力データを出力させるマルチプレクサ とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。
する。
本発明の一実施例を示す第１図において、本実
施例はカウンタ１と、パリテイ検査回路３と、フ
リツプフロツプ４と、パリテイ発生回路８と、マ
ルチプレクサ９と、２つのシフトレジスタ２およ
び７と、インバータ５と、論理積回路６とを論理
回路１０と同一実装体に設け、テスタ（図示を省
略）からスキヤンクロツク１１とスキヤンクロツ
ク１１に同期してビツト変化するスキヤンデータ
１２とをビツト直列に供給して論理回路１０をテ
ストするテストシステムである。論理回路１０は
フリツプフロツプ１０１，１０２，１０３……１
０Ｎ（Ｎは任意の整数）を含み、この順序でスキ
ヤンパスを構成している。
施例はカウンタ１と、パリテイ検査回路３と、フ
リツプフロツプ４と、パリテイ発生回路８と、マ
ルチプレクサ９と、２つのシフトレジスタ２およ
び７と、インバータ５と、論理積回路６とを論理
回路１０と同一実装体に設け、テスタ（図示を省
略）からスキヤンクロツク１１とスキヤンクロツ
ク１１に同期してビツト変化するスキヤンデータ
１２とをビツト直列に供給して論理回路１０をテ
ストするテストシステムである。論理回路１０は
フリツプフロツプ１０１，１０２，１０３……１
０Ｎ（Ｎは任意の整数）を含み、この順序でスキ
ヤンパスを構成している。
スキヤンデータ１２は８ビツトのデータビツト
とその末尾にパリテイビツトが付加された合計９
ビツト単位で構成されている。カウンタ１１は９
進カウンタであり、スキヤンクロツク１１の波形
の立上りに応答して、スキヤンクロツク１１のク
ロツク数をカウントし、８回のカウントで８カウ
ント信号１３を、また９回のカウントで９カウン
ト信号１４をそれぞれ出力する。
とその末尾にパリテイビツトが付加された合計９
ビツト単位で構成されている。カウンタ１１は９
進カウンタであり、スキヤンクロツク１１の波形
の立上りに応答して、スキヤンクロツク１１のク
ロツク数をカウントし、８回のカウントで８カウ
ント信号１３を、また９回のカウントで９カウン
ト信号１４をそれぞれ出力する。
シフトレジスタ２はスキヤンクロツク１１に同
期してスキヤンデータ１２を１ビツトづつ入力
し、入力終了後にパリテイ検査回路３へビツト並
列で出力する。パリテイ検査回路３はシフトレジ
スタ２から入力したスキヤンデータに対し９カウ
ント信号１４に応答してパリテイ検査を行なう。
パリテイ検査の結果により、もしパリテイ誤りを
検出するときには、テスタにパリテイエラー信号
１９を送出する。
期してスキヤンデータ１２を１ビツトづつ入力
し、入力終了後にパリテイ検査回路３へビツト並
列で出力する。パリテイ検査回路３はシフトレジ
スタ２から入力したスキヤンデータに対し９カウ
ント信号１４に応答してパリテイ検査を行なう。
パリテイ検査の結果により、もしパリテイ誤りを
検出するときには、テスタにパリテイエラー信号
１９を送出する。
フリツプフロツプ４は常時リセツト状態になつ
て、“０”を出力しており、このためフリツプフ
ロツプ４の反転出力１５とスキヤンクロツク１１
とは論理積回路６においてアンド条件を満たし、
セツトクロツク１６を出力している。カウンタ１
が８カウント信号１３を出力すると、フリツプフ
ロツプ４はスキヤンクロツク１１の反転（インバ
ータ５による）信号に応答してセツト状態とな
り、“１”を出力する。したがつて、論理積回路
６におけるアンドがとれなくなつて、このときに
限りセツトクロツク１６が阻止される。
て、“０”を出力しており、このためフリツプフ
ロツプ４の反転出力１５とスキヤンクロツク１１
とは論理積回路６においてアンド条件を満たし、
セツトクロツク１６を出力している。カウンタ１
が８カウント信号１３を出力すると、フリツプフ
ロツプ４はスキヤンクロツク１１の反転（インバ
ータ５による）信号に応答してセツト状態とな
り、“１”を出力する。したがつて、論理積回路
６におけるアンドがとれなくなつて、このときに
限りセツトクロツク１６が阻止される。
論理回路１０は通常動作時には制御手段（図示
を省略）の制御に基づく一連の論理動作を行な
い、テスト時にはフリツプフロツプ１０１からフ
リツプフロツプ１０ＮまでのＮ個のフリツプフロ
ツプを直列に接続したスキヤンパスにスキヤンデ
ータ１２をセツトクロツク１６に応答して入力
し、このスキヤンデータ１２に対する応答の結果
をスキヤン出力データ１７としてビツト直列で出
力する。上述したように、セツトクロツク１６は
８カウント信号１３の発生時、すなわち、スキヤ
ンデータ１２のうちのパリテイビツト目には阻止
されるため、パリテイビツトはスキヤンパスには
入力しないことになる。
を省略）の制御に基づく一連の論理動作を行な
い、テスト時にはフリツプフロツプ１０１からフ
リツプフロツプ１０ＮまでのＮ個のフリツプフロ
ツプを直列に接続したスキヤンパスにスキヤンデ
ータ１２をセツトクロツク１６に応答して入力
し、このスキヤンデータ１２に対する応答の結果
をスキヤン出力データ１７としてビツト直列で出
力する。上述したように、セツトクロツク１６は
８カウント信号１３の発生時、すなわち、スキヤ
ンデータ１２のうちのパリテイビツト目には阻止
されるため、パリテイビツトはスキヤンパスには
入力しないことになる。
シフトレジスタ７はセツトクロツク１６に同期
してスキヤン出力データ１７を１ビツトづつ入力
し、入力終了後にパリテイ発生回路８へビツト並
列で出力する。パリテイ発生回路８はシフトレジ
スタ７から入力したスキヤン出力データ１７に基
づいてパリテイを発生し、マルチプレクサ９に出
力する。
してスキヤン出力データ１７を１ビツトづつ入力
し、入力終了後にパリテイ発生回路８へビツト並
列で出力する。パリテイ発生回路８はシフトレジ
スタ７から入力したスキヤン出力データ１７に基
づいてパリテイを発生し、マルチプレクサ９に出
力する。
マルチプレクサ９は８カウント信号１４が発生
していない間はスキヤン出力データ１７を、また
８カウント信号１４が発生するとき、すなわち、
パリテイ発生回路８がパリテイを発生したときに
このパリテイをそれぞれ受け入れ、両者を出力デ
ータ１８としてビツト直列にテスタへ送出する。
していない間はスキヤン出力データ１７を、また
８カウント信号１４が発生するとき、すなわち、
パリテイ発生回路８がパリテイを発生したときに
このパリテイをそれぞれ受け入れ、両者を出力デ
ータ１８としてビツト直列にテスタへ送出する。
第２図は以上に述べた回路要所の波形図を示
す。
す。
さて、論理回路１０をテストするときには、テ
スタからスキヤンクロツク１１と一連のスキヤン
データ１２とを供給し、上述のようにして得られ
る出力データと一連のスキヤンデータ１２に対す
る期待値データとをテスタが比較する。この比較
はスキヤンデータ１２のうちのデータビツトにつ
いてのみ行なわれる。
スタからスキヤンクロツク１１と一連のスキヤン
データ１２とを供給し、上述のようにして得られ
る出力データと一連のスキヤンデータ１２に対す
る期待値データとをテスタが比較する。この比較
はスキヤンデータ１２のうちのデータビツトにつ
いてのみ行なわれる。
テスタにおける比較の結果により、両データが
合致していれば論理回路１０には誤りが発生して
いないと見なされる。両データが合致していない
ときには、論理回路１０には誤りが発生している
と見なされ、比較結果に基づいた故障診断が行な
われる。
合致していれば論理回路１０には誤りが発生して
いないと見なされる。両データが合致していない
ときには、論理回路１０には誤りが発生している
と見なされ、比較結果に基づいた故障診断が行な
われる。
また、パリテイエラー信号１９の入力がある
と、テスタとの間のデータ転送往路に故障がある
と見なされ、パリテイエラー信号１９の入力がな
ければデータ転送往路は正常であると見なされ
る。出力データ１８は、テスタにおいてパリテイ
検査もされ、テスタとの間のデータ転送復路にお
ける故障の検出のためにも使用される。
と、テスタとの間のデータ転送往路に故障がある
と見なされ、パリテイエラー信号１９の入力がな
ければデータ転送往路は正常であると見なされ
る。出力データ１８は、テスタにおいてパリテイ
検査もされ、テスタとの間のデータ転送復路にお
ける故障の検出のためにも使用される。
本発明によれば、以上のような構成の採用によ
り、試験対象となる論理ユニツトとデータ転送路
との故障の切り分けができるようになるため、適
切なエラー処理ができるようになる。
り、試験対象となる論理ユニツトとデータ転送路
との故障の切り分けができるようになるため、適
切なエラー処理ができるようになる。
第１図は本発明の一実施例を示し、第２図は該
実施例の波形図を示す。 １……カウンタ、２，７……シフトレジスタ、
３……パリテイ検査回路、４……フリツプフロツ
プ、５……インバータ、６……論理積回路、８…
…パリテイ発生回路、９……マルチプレクサ、１
０……論理回路、１１……スキヤンクロツク、１
２……スキヤンデータ、１３……７カウント信
号、１４……８カウント信号、１５……フリツプ
フロツプ４の反転出力、１６……セツトクロツ
ク、１７……スキヤン出力データ、１８……出力
データ、１９……パリテイエラー信号、１０１，
１０２，１０３，…１０Ｎ……フリツプフロツ
プ。
実施例の波形図を示す。 １……カウンタ、２，７……シフトレジスタ、
３……パリテイ検査回路、４……フリツプフロツ
プ、５……インバータ、６……論理積回路、８…
…パリテイ発生回路、９……マルチプレクサ、１
０……論理回路、１１……スキヤンクロツク、１
２……スキヤンデータ、１３……７カウント信
号、１４……８カウント信号、１５……フリツプ
フロツプ４の反転出力、１６……セツトクロツ
ク、１７……スキヤン出力データ、１８……出力
データ、１９……パリテイエラー信号、１０１，
１０２，１０３，…１０Ｎ……フリツプフロツ
プ。
Claims (1)
- 【特許請求の範囲】 １ 外部からスキヤンクロツクと該スキヤンクロ
ツクに同期してビツト変化するスキヤンデータと
を供給してスキヤンパス内蔵の論理ユニツトをテ
ストできるスキヤンパス回路において、 前記スキヤンデータの一定ビツト間隔ごとにパ
リテイを付加して前記供給を行ない、かつ前記論
理ユニツトの近傍に、 前記スキヤンクロツクの印加時から前記スキヤ
ンデータの前記一定ビツト間隔長を最大カウント
値とするカウントを行なうカウンタと、 該最大カウント値ごとに前記スキヤンデータの
パリテイチエツクを行なうエラー検出回路と、 前記最大カウント値ごとにのみ前記スキヤンク
ロツクの通過を阻止したセツトクロツクを発生し
該セツトクロツクに応答して前記スキヤンデータ
を前記スキヤンパスに入力するようにしたゲート
回路と、 前記スキヤンパスからの出力データに基づいて
パリテイを発生するパリテイ発生回路と、 前記最大カウント値ごとに前記パリテイ発生回
路からのパリテイを出力させまたその他のときに
は前記出力データを出力させるマルチプレクサ とを設けたことを特徴とするスキヤンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048236A JPS59173778A (ja) | 1983-03-23 | 1983-03-23 | スキヤンパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048236A JPS59173778A (ja) | 1983-03-23 | 1983-03-23 | スキヤンパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59173778A JPS59173778A (ja) | 1984-10-01 |
| JPH0331233B2 true JPH0331233B2 (ja) | 1991-05-02 |
Family
ID=12797804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048236A Granted JPS59173778A (ja) | 1983-03-23 | 1983-03-23 | スキヤンパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173778A (ja) |
-
1983
- 1983-03-23 JP JP58048236A patent/JPS59173778A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59173778A (ja) | 1984-10-01 |
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