JPH0331282B2 - - Google Patents
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- Publication number
- JPH0331282B2 JPH0331282B2 JP60210864A JP21086485A JPH0331282B2 JP H0331282 B2 JPH0331282 B2 JP H0331282B2 JP 60210864 A JP60210864 A JP 60210864A JP 21086485 A JP21086485 A JP 21086485A JP H0331282 B2 JPH0331282 B2 JP H0331282B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- terminal
- constant current
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔概要〕
定電流出力端子側にpnpトランジスタのＣ−Ｂ
シヨートのダイオードを用いた定電流回路であつ
て、逆方向耐圧、飽和電圧を改善すると共に、寄
生sub pnpトランジスタにより生ずる電流誤差を
ゼロにするため電流源との間にpnpトランジスタ
を追加する。
シヨートのダイオードを用いた定電流回路であつ
て、逆方向耐圧、飽和電圧を改善すると共に、寄
生sub pnpトランジスタにより生ずる電流誤差を
ゼロにするため電流源との間にpnpトランジスタ
を追加する。
本発明は外部バイアスの印加に応じて、該バイ
アス印加端子に定電流を流す回路に係り、特にバ
イポーラトランジスタで構成される半導体集積回
路に関する。
アス印加端子に定電流を流す回路に係り、特にバ
イポーラトランジスタで構成される半導体集積回
路に関する。
第３図に従来の定電流回路を表している。この
回路は電流出力端子Ａ，Ｂにつながる回路Ｌ１，
Ｌ２…のどれか一つに定電流を供給する回路であ
り、端子Ａ，Ｂ等にかける電圧バイアスを制御す
ることにより、ハイレベル“Ｈ”になつた端子の
みに電流を流すようになつている。第３図におい
て、端子Ａにはコレクタ−ベース（以下Ｃ−Ｂ）
短絡のnpnトランジスタQ1a及びQ1bの直列回路が
接続し、端子ＢにはＣ−Ｂ短絡のnpnトランジス
タQ2a及び、Q2bの直列回路が接続している。そ
して、それぞれの直列回路はカレントミラーの一
方のトランジスタＱ３のコレクタに接続してお
り、カレントミラーを構成する他方のトランジス
タＱ４には定電流源J1が接続している。
回路は電流出力端子Ａ，Ｂにつながる回路Ｌ１，
Ｌ２…のどれか一つに定電流を供給する回路であ
り、端子Ａ，Ｂ等にかける電圧バイアスを制御す
ることにより、ハイレベル“Ｈ”になつた端子の
みに電流を流すようになつている。第３図におい
て、端子Ａにはコレクタ−ベース（以下Ｃ−Ｂ）
短絡のnpnトランジスタQ1a及びQ1bの直列回路が
接続し、端子ＢにはＣ−Ｂ短絡のnpnトランジス
タQ2a及び、Q2bの直列回路が接続している。そ
して、それぞれの直列回路はカレントミラーの一
方のトランジスタＱ３のコレクタに接続してお
り、カレントミラーを構成する他方のトランジス
タＱ４には定電流源J1が接続している。
そして、例えば外部のトランジスタＴ２，Ｔ１
…のベースのどれか一つに信号を与え、それによ
り端子Ａ，Ｂ…の一つが“Ｈ”になり、他はロー
レベル“Ｌ”となるようになつており、“Ｈ”に
なつた端子にだけ定電流（定電流源Ｊ１で設定さ
れる）が流れ、“Ｌ”の端子には電流が流れない
ように電流切換が行なわれる。
…のベースのどれか一つに信号を与え、それによ
り端子Ａ，Ｂ…の一つが“Ｈ”になり、他はロー
レベル“Ｌ”となるようになつており、“Ｈ”に
なつた端子にだけ定電流（定電流源Ｊ１で設定さ
れる）が流れ、“Ｌ”の端子には電流が流れない
ように電流切換が行なわれる。
しかし、第３図のように複数の出力があるとそ
れぞれの端子間に電位差が生じ、例えば、Ａ端子
の電位が高く、Ｂ端子の電位が低い場合、トラン
ジスタＱ３のコレクタノードＮの電位は略端子Ａ
の電位になり、ノードＮと端子Ｂ間に逆バイアス
がかかる。ところで、集積回路のnpnトランジス
タのＣ−Ｂシヨートのダイオードは逆耐圧が5V
〜8V位と低いため、Ａ，Ｂ間の電位差が大きい
時は、ブレークダウンして逆方向に電流が流れる
という欠点が生じる。この耐圧不足の対策の一つ
に、第３図のようにnpnトランジスタのＣ−Ｂシ
ヨートのダイオードを２段直列に接続する方法が
ある。しかし、必要な耐圧に応じ、３段、４段と
接続した場合、飽和電圧が高くなり、Ａ点、Ｂ点
の制御電圧が制限されるという欠点が生じる。
れぞれの端子間に電位差が生じ、例えば、Ａ端子
の電位が高く、Ｂ端子の電位が低い場合、トラン
ジスタＱ３のコレクタノードＮの電位は略端子Ａ
の電位になり、ノードＮと端子Ｂ間に逆バイアス
がかかる。ところで、集積回路のnpnトランジス
タのＣ−Ｂシヨートのダイオードは逆耐圧が5V
〜8V位と低いため、Ａ，Ｂ間の電位差が大きい
時は、ブレークダウンして逆方向に電流が流れる
という欠点が生じる。この耐圧不足の対策の一つ
に、第３図のようにnpnトランジスタのＣ−Ｂシ
ヨートのダイオードを２段直列に接続する方法が
ある。しかし、必要な耐圧に応じ、３段、４段と
接続した場合、飽和電圧が高くなり、Ａ点、Ｂ点
の制御電圧が制限されるという欠点が生じる。
そこで、これらを改善するため第４図のごとく
pnpトランジスタＱ１，Ｑ２のＣ−Ｂシヨートダ
イオードを用いることが考えられる。第４図にお
いて、端子Ａ，ＢにpnpトランジスタＱ１，Ｑ２
のＣ−Ｂシヨートダイオードが接続し、その接続
ノードをカレントミラーのトランジスタＱ３のコ
レクタに接続してい他は第３図と同様である。Ｃ
−Ｂシヨートのpnpトランジスタはnpnトランジ
スタに比べて耐圧が高くとれ、プロセスにもよる
が30〜40V程度が簡単にえられる。
pnpトランジスタＱ１，Ｑ２のＣ−Ｂシヨートダ
イオードを用いることが考えられる。第４図にお
いて、端子Ａ，ＢにpnpトランジスタＱ１，Ｑ２
のＣ−Ｂシヨートダイオードが接続し、その接続
ノードをカレントミラーのトランジスタＱ３のコ
レクタに接続してい他は第３図と同様である。Ｃ
−Ｂシヨートのpnpトランジスタはnpnトランジ
スタに比べて耐圧が高くとれ、プロセスにもよる
が30〜40V程度が簡単にえられる。
上記、第４図のように、Ｃ−Ｂシヨートのpnp
トランジスタを用いた場合、電流出力端子Ａ，Ｂ
間の電位差によるブレークダウンのおそれはなく
なるが、ラテラルトランジタの寄生sub pnpトラ
ンジスタによるIsQ1，IsQ2という寄生電流が流
れ、その結果定電流の設定精度が悪くなるという
問題が起る。
トランジスタを用いた場合、電流出力端子Ａ，Ｂ
間の電位差によるブレークダウンのおそれはなく
なるが、ラテラルトランジタの寄生sub pnpトラ
ンジスタによるIsQ1，IsQ2という寄生電流が流
れ、その結果定電流の設定精度が悪くなるという
問題が起る。
第５図にこの寄生的電流を説明するためラテラ
ルトランジスタの断面要部を示してあり、通常の
ように、ｐ型基板５１に埋め込み層５２、n-エ
ピタキシヤル成長層５３、分離拡散層５４、ｐエ
ミツタ拡散層５５、ｐコレクタ拡散層５６が形成
され、コレクタ−エミツタ間がラテラルのｎベー
ス５７になつている。エミツタ５５から注入され
たホールは横方向に流れ、コレクタ５６に向かう
が、その一部はエミツタ５５のｐ層、n-エピタ
キシヤル成長層５３及び分離拡散層５４又は基板
のｐ層により形成される寄生sub pnpトランジス
タにより実際には分離拡散層５４または基板５１
側に逃げる。第４図ではこれをまとめてIsQ１，
IsQ2と示している。
ルトランジスタの断面要部を示してあり、通常の
ように、ｐ型基板５１に埋め込み層５２、n-エ
ピタキシヤル成長層５３、分離拡散層５４、ｐエ
ミツタ拡散層５５、ｐコレクタ拡散層５６が形成
され、コレクタ−エミツタ間がラテラルのｎベー
ス５７になつている。エミツタ５５から注入され
たホールは横方向に流れ、コレクタ５６に向かう
が、その一部はエミツタ５５のｐ層、n-エピタ
キシヤル成長層５３及び分離拡散層５４又は基板
のｐ層により形成される寄生sub pnpトランジス
タにより実際には分離拡散層５４または基板５１
側に逃げる。第４図ではこれをまとめてIsQ１，
IsQ2と示している。
従来、この寄生的電流のためその分だけ定電流
の電流設定精度が悪くなるため、前記ブレークダ
ウンの問題にもかかわらず、むしろ第３図の回路
が用いられていた。
の電流設定精度が悪くなるため、前記ブレークダ
ウンの問題にもかかわらず、むしろ第３図の回路
が用いられていた。
本発明はこの、寄生的電流による電流の設定精
度の悪化の問題を解決し、且つ、電流端子間のバ
イアスによりpnpトランジスタのブレークダウン
のおそれがない定電流回路を提供しようとするも
のである。
度の悪化の問題を解決し、且つ、電流端子間のバ
イアスによりpnpトランジスタのブレークダウン
のおそれがない定電流回路を提供しようとするも
のである。
本発明は電流出力端子にpnpトランジスタのコ
レクタ−ベースシヨートのダイオードの第１端子
を接続し、その第２端子を定電流供給回路の出力
端子に接続し、該電流出力端子に外部回路から加
える電位に応じて、該電流出力端子に定電流を流
す回路において、 他のpnpトランジスタのコレクタ−ベースシヨ
ートのダイオードを該定電流供給回路と定電流源
との間に挿入したことを特徴とする定電流回路を
提供する。
レクタ−ベースシヨートのダイオードの第１端子
を接続し、その第２端子を定電流供給回路の出力
端子に接続し、該電流出力端子に外部回路から加
える電位に応じて、該電流出力端子に定電流を流
す回路において、 他のpnpトランジスタのコレクタ−ベースシヨ
ートのダイオードを該定電流供給回路と定電流源
との間に挿入したことを特徴とする定電流回路を
提供する。
例えば、先の第４図の回路への適用では、電流
切換用のpnpトランジスタ（Ｑ１，Ｑ２等）のＣ
−Ｂシヨートのダイオードを用いた定電流回路に
より、逆方向耐圧、飽和電圧を改善すると共に、
前記寄生sub pnpトランジスタによるIsQ1、IsQ2
の電流誤差をゼロにするためカレントミラーとそ
の電流源との間にpnpトランジスタを追加するも
のである。
切換用のpnpトランジスタ（Ｑ１，Ｑ２等）のＣ
−Ｂシヨートのダイオードを用いた定電流回路に
より、逆方向耐圧、飽和電圧を改善すると共に、
前記寄生sub pnpトランジスタによるIsQ1、IsQ2
の電流誤差をゼロにするためカレントミラーとそ
の電流源との間にpnpトランジスタを追加するも
のである。
集積回路では、トランジスタの相対バラツキが
小さく、また、それぞれの寄生sub pnpの前記寄
生的電流Is成分はそのエミツタ電流により略一定
であるため、上記発明構成により電流設定誤差を
相殺することができる。
小さく、また、それぞれの寄生sub pnpの前記寄
生的電流Is成分はそのエミツタ電流により略一定
であるため、上記発明構成により電流設定誤差を
相殺することができる。
第１図に本発明の実施例の回路を表している。
Ｑ１，Ｑ２はpnpラテラルトランジスタでありそ
のエミツタがそれそれ端子Ａ，Ｂに接続し、コレ
クタ−ベースを短絡した端子はそれそれカレント
ミラーのnpnトランジスタＱ３のコレクタに接続
し、さらにカレントミラーのnpnトランジスタＱ
４のコレクタ側と定電流源Ｊ１との間にpnpラテ
ラルトランジスタＱ５が挿入されている。
Ｑ１，Ｑ２はpnpラテラルトランジスタでありそ
のエミツタがそれそれ端子Ａ，Ｂに接続し、コレ
クタ−ベースを短絡した端子はそれそれカレント
ミラーのnpnトランジスタＱ３のコレクタに接続
し、さらにカレントミラーのnpnトランジスタＱ
４のコレクタ側と定電流源Ｊ１との間にpnpラテ
ラルトランジスタＱ５が挿入されている。
いまＡ端子に電流が流れる場合の出力電流IA
を計算すると次のようになる。
を計算すると次のようになる。
Ｑ４のコレクタ電流は、
IcQ4＝（J1−IsQ5）−（IBQ4＋IBQ3）
ここでIsQ５はＱ５の寄生sub pnpに流れる電
流であり、IBQ4＋IBQ3はＱ４，Ｑ３のベース電
流による誤差分である。また、カレントミラーの
トランジスタＱ３のコレクタ電流IcQ3＝IcQ4で
ある。
流であり、IBQ4＋IBQ3はＱ４，Ｑ３のベース電
流による誤差分である。また、カレントミラーの
トランジスタＱ３のコレクタ電流IcQ3＝IcQ4で
ある。
従つて、電流出力端子Ａの出力電流、
IA＝IcQ3＋IsQ1＝IcQ4＋IsQ1
＝（J1−IsQ5）−IBQ4−IBQ3＋ISQ1
ここで、IsQ5≒IsQ1であるから、
IA＝J1−IBQ4−IBQ3
以上のように、従来の寄生sub pnpによる誤差
電流IsQ１を除去でき、電流設定精度を向上でき
る。
電流IsQ１を除去でき、電流設定精度を向上でき
る。
なお、カレントミラーのベース電流による誤差
分IBQ4＋IBQ3があるが一般に十分小さい。しか
しながら、さらに電流精度を向上するにはこのベ
ース電流による誤差をなくさなければならない。
第２図にそのベース電流による誤差分を消去する
回路例を表している。
分IBQ4＋IBQ3があるが一般に十分小さい。しか
しながら、さらに電流精度を向上するにはこのベ
ース電流による誤差をなくさなければならない。
第２図にそのベース電流による誤差分を消去する
回路例を表している。
第１図と同一部分には同一符号で指示してい
る。本実施例はカレントミラーにnpnトランジス
タＱ６を付加した点に特徴がある。npnトランジ
スタＱ６は、Ｑ４のコレクタにそのベースを接続
し、コレクタを高位の電源Vccに接続し、エミツ
タをＱ３，Ｑ４のベースに接続している。従つ
て、Ｑ３，Ｑ４のベース抵抗Ｒが十分に大きいと
するとベース電流IBQ4＋IBQ3の誤差はＱ６の
hfe分の１に減少することになる。
る。本実施例はカレントミラーにnpnトランジス
タＱ６を付加した点に特徴がある。npnトランジ
スタＱ６は、Ｑ４のコレクタにそのベースを接続
し、コレクタを高位の電源Vccに接続し、エミツ
タをＱ３，Ｑ４のベースに接続している。従つ
て、Ｑ３，Ｑ４のベース抵抗Ｒが十分に大きいと
するとベース電流IBQ4＋IBQ3の誤差はＱ６の
hfe分の１に減少することになる。
なお、以上の実施例は複数の電流出力端子を有
する場合で説明したが、出力は１本（Ａ端子の
み）でもよい。その場合、端子Ａの電位が外部の
回路で負に向かうとき電流が切れる回路を構成す
る。従来例だと端子Ａの電位はnpnトランジスタ
Ｑ３のコレクタに接触するが、集積回路ではnpn
トランジスタの形成に際して基板との間にｐ−ｎ
接合が形成されGNDとの間にダイオードができ
る。そのため、端子Ａの電位が負の期間望ましく
ない逆方向電流が流れることになる。これに対し
て、本発明に係る回路ではpnpトランジスタは
GND（基板電位）との間にダイオードが形成され
ないため本来不要な逆方向電流が流れることがな
い。
する場合で説明したが、出力は１本（Ａ端子の
み）でもよい。その場合、端子Ａの電位が外部の
回路で負に向かうとき電流が切れる回路を構成す
る。従来例だと端子Ａの電位はnpnトランジスタ
Ｑ３のコレクタに接触するが、集積回路ではnpn
トランジスタの形成に際して基板との間にｐ−ｎ
接合が形成されGNDとの間にダイオードができ
る。そのため、端子Ａの電位が負の期間望ましく
ない逆方向電流が流れることになる。これに対し
て、本発明に係る回路ではpnpトランジスタは
GND（基板電位）との間にダイオードが形成され
ないため本来不要な逆方向電流が流れることがな
い。
以上本発明について実施例を示したが、本発明
はこれにかぎらず特許請求の範囲を逸脱しない範
囲内で種々変更可能である。
はこれにかぎらず特許請求の範囲を逸脱しない範
囲内で種々変更可能である。
以上のように、本発明の定電流回路によれば、
定電流回路の逆方向電流の阻止を図ると共に、寄
生sub pnpトランジスタによる寄生的電流に基づ
く設定電流誤差をなくすことができ、定電流設定
精度を向上させることが可能になる。
定電流回路の逆方向電流の阻止を図ると共に、寄
生sub pnpトランジスタによる寄生的電流に基づ
く設定電流誤差をなくすことができ、定電流設定
精度を向上させることが可能になる。
第１図は本発明の第１の実施例の回路図、第２
図は本発明の第２の実施例の回路図、第３図は従
来例の回路図、第４図は他の従来例の回路図、第
５図はラテラルバイポーラトランジスタの要部断
面図である。 主な符号、Ａ，Ｂ：（電流出力）端子、Ｑ１，
Ｑ２，Ｑ５：pnpトランジスタ、Ｑ３，Ｑ４：
（カレントミラーを構成するnpnトランジスタ、
Ｊ１：定電流源、Ｑ６：npnトランジスタ。
図は本発明の第２の実施例の回路図、第３図は従
来例の回路図、第４図は他の従来例の回路図、第
５図はラテラルバイポーラトランジスタの要部断
面図である。 主な符号、Ａ，Ｂ：（電流出力）端子、Ｑ１，
Ｑ２，Ｑ５：pnpトランジスタ、Ｑ３，Ｑ４：
（カレントミラーを構成するnpnトランジスタ、
Ｊ１：定電流源、Ｑ６：npnトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電流出力端子にpnpトランジスタのコレクタ
−ベースシヨートのダイオードの第１端子を接続
し、その第２端子を定電流供給回路の出力端子に
接続し、該電流出力端子に外部回路から加える電
位に応じて、該電流出力端子に定電流を流す回路
において、 他のpnpトランジスタのコレクタ−ベースシヨ
ートのダイオードを該定電流供給回路と定電流源
との間に挿入したことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210864A JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60210864A JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271309A JPS6271309A (ja) | 1987-04-02 |
| JPH0331282B2 true JPH0331282B2 (ja) | 1991-05-02 |
Family
ID=16596363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210864A Granted JPS6271309A (ja) | 1985-09-24 | 1985-09-24 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271309A (ja) |
-
1985
- 1985-09-24 JP JP60210864A patent/JPS6271309A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271309A (ja) | 1987-04-02 |
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