JPH0332058A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0332058A JPH0332058A JP1167818A JP16781889A JPH0332058A JP H0332058 A JPH0332058 A JP H0332058A JP 1167818 A JP1167818 A JP 1167818A JP 16781889 A JP16781889 A JP 16781889A JP H0332058 A JPH0332058 A JP H0332058A
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- pitch
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明はＣＭＯＳゲートアレイを備えた勢導体渠檀回
路装置に関するものである。
路装置に関するものである。
〔従来の技術１
７４７図はゲートアレイを備えた学導体４壇回路債置の
平面図である。図において、１は学導体チフプ、２は入
出力パッド、３はベーシックセル段である。
平面図である。図において、１は学導体チフプ、２は入
出力パッド、３はベーシックセル段である。
また、第８図は第７図のベーシックセル段３を示す拡大
平面図である。ここではベーシックセル段３の一例とし
てゲート分離方式のものを示している。図において、４
ａはＰ型拡敵頗域、 ４ｂはＮ型拡散領域で、それぞれ
Ｐチャネルトランジスタのソースまたはドレイン、Ｎチ
ャネルトランジスタのソースまたはドレインにｆ＠当す
る。５ａ、５ｂはそれぞれＰチャネル、Ｎチャネルトラ
ンジスタのゲートである。第９図は第８図におけるベー
シックセル段３の等価回路図である。図において、 ６
ａはＰチャネルトランジスタ、６ｂはＮチャネルトラン
ジスタで、それぞれ直列接続された回路になっている。
平面図である。ここではベーシックセル段３の一例とし
てゲート分離方式のものを示している。図において、４
ａはＰ型拡敵頗域、 ４ｂはＮ型拡散領域で、それぞれ
Ｐチャネルトランジスタのソースまたはドレイン、Ｎチ
ャネルトランジスタのソースまたはドレインにｆ＠当す
る。５ａ、５ｂはそれぞれＰチャネル、Ｎチャネルトラ
ンジスタのゲートである。第９図は第８図におけるベー
シックセル段３の等価回路図である。図において、 ６
ａはＰチャネルトランジスタ、６ｂはＮチャネルトラン
ジスタで、それぞれ直列接続された回路になっている。
ゲート分離方式のベーシックセル段３は分離したい位置
のトランジスタをオフ快感にすることによって直列接続
されたトランジスタをｔＪ＋断し、この分断したトラン
ジスタを用いて所望の回路を構成している。
のトランジスタをオフ快感にすることによって直列接続
されたトランジスタをｔＪ＋断し、この分断したトラン
ジスタを用いて所望の回路を構成している。
第１０図はゲートアレイにより構成された従来のＲＯＭ
のメモリセル部分の一列を示す構成図である。
のメモリセル部分の一列を示す構成図である。
図では俣数のメモリセルを構成しているベーシックセル
段の一部分を示している。
段の一部分を示している。
図中、太い実線は第１層の配線、破線は第２＠の配線を
示している。
示している。
また図において、７はコンタクトホール、８はスルーホ
ール、９はワード線、１０はビット線、１１はＧＮＤ配
線である。
ール、９はワード線、１０はビット線、１１はＧＮＤ配
線である。
コンタクトホール７は第１＠の配線とトランジスタのゲ
ートまたはソース／ドレインを接続する機能を持ち、ス
ルーホール８は第１Ｉｌ目の配線と第２＠目の配線を接
続する機能を持つ。
ートまたはソース／ドレインを接続する機能を持ち、ス
ルーホール８は第１Ｉｌ目の配線と第２＠目の配線を接
続する機能を持つ。
メモリセルのデータの０／１は、トランジスタのゲート
部分に配＃されているコンタクトの位置によって決定さ
れており、第１０図に示したゲート部分のコンタクトの
位置はＲＯＭデータの一例に過ぎない。
部分に配＃されているコンタクトの位置によって決定さ
れており、第１０図に示したゲート部分のコンタクトの
位置はＲＯＭデータの一例に過ぎない。
第１１図は第１０図の等価回路図である。
Ｎチャネルトランジスタ６ｂのソース、ドレインはそれ
ぞれＧＮＤ配線１１．ビット線１０に接続されている。
ぞれＧＮＤ配線１１．ビット線１０に接続されている。
また、トランジスタのゲートはメモリセルのデータに応
じてＧＮＤ配線またはワード線に接続される。
じてＧＮＤ配線またはワード線に接続される。
複数のワード線の内、どれか１つがＨＩＧＨレベルにな
ると、対応するトランジスタのゲートがそのワード線に
接続されていれば、トランジスタがＯＮ状態になりビッ
ト線とＧＮＤ配線間が接続状態になる。
ると、対応するトランジスタのゲートがそのワード線に
接続されていれば、トランジスタがＯＮ状態になりビッ
ト線とＧＮＤ配線間が接続状態になる。
一方、対応するトランジスタのゲートがＧＮＤ配線に接
続されていれば、トランジスタはＯＦＦ状態のままであ
り、ビット線とＧＮＤ配線間は非接続状態になる。
続されていれば、トランジスタはＯＦＦ状態のままであ
り、ビット線とＧＮＤ配線間は非接続状態になる。
つまり、ビット線とＧＮＤ配線間が接続状態であるか非
接続状態であるかによって、対応するメモリセルのデー
タが読み出されたことになる。
接続状態であるかによって、対応するメモリセルのデー
タが読み出されたことになる。
第１２図は第１０図のメモリセルを用いたＲＯＭの構成
図である。
図である。
図において１２は複数のメモリセルを構成したベーシッ
クセル段、１３はワード線の信号を発生するデコーダで
ある。
クセル段、１３はワード線の信号を発生するデコーダで
ある。
〔発明が解決しようとする課題］
従来の半導体渠債回路′！！ｔａは以上のように構成さ
れていたので、１つのベーシックセル段に対してメモリ
セルの個数がｎであると仮定すると、図に示すようにｎ
本のワード線が必要になる。
れていたので、１つのベーシックセル段に対してメモリ
セルの個数がｎであると仮定すると、図に示すようにｎ
本のワード線が必要になる。
また、第１０図に示したように、ワード線はトランジス
タのピッチと同一のピッチで配線する必要があり、デコ
ーダは非常に高密度のピッチでワード線信号を発生しな
ければならず、デコーダの設計は塵室に回線であるとい
う問題点があった。
タのピッチと同一のピッチで配線する必要があり、デコ
ーダは非常に高密度のピッチでワード線信号を発生しな
ければならず、デコーダの設計は塵室に回線であるとい
う問題点があった。
この発明は上４己従来の間４点を解決するためにすされ
たもので、ゲートアレイにおいてデコーダの設計が１％
なＲＯＭを構成した勢導体渠噴回路を得る事を目的とす
る。
たもので、ゲートアレイにおいてデコーダの設計が１％
なＲＯＭを構成した勢導体渠噴回路を得る事を目的とす
る。
（ｄ１題を解決するための手段］
この５＠明に係る嚇導体集攬回路装置は、メモリセル部
分において隣接する同一チャネルのトランジスタをペア
として共通のワード線を割当てるようにしたものである
。
分において隣接する同一チャネルのトランジスタをペア
として共通のワード線を割当てるようにしたものである
。
〔作用］
この発明における半導体集積回路装置は隣接する同一チ
ャネルのトランジスタをペアとして共通のワード線を割
うてたので、ワード線の配線ピッチはトランジスタのピ
ッチの２＠になり設計が４騎となる。
ャネルのトランジスタをペアとして共通のワード線を割
うてたので、ワード線の配線ピッチはトランジスタのピ
ッチの２＠になり設計が４騎となる。
〔実施例］
以下、この発明の一実施例について図を参照して説明す
る。第１図はこの発明の一実施例を示すメモリセルの構
成図である。
る。第１図はこの発明の一実施例を示すメモリセルの構
成図である。
図において、 １０ａ 、 １０ｂはビット線である。
図に示すように、隣接する同一チャネルのトランジスタ
をペアとして共通のワ−ド線９をρｊ当てている。
をペアとして共通のワ−ド線９をρｊ当てている。
第２図は第１図の構成に対する等価回路図である。ワー
ド線！９が２つのメモリセルに対して共通であり、２つ
のメモリセルのデータが同時に読み出されるので、第１
図および第２図に示すようにビット＠ １０ａ 、 １
０ｂが２本必要になる。
ド線！９が２つのメモリセルに対して共通であり、２つ
のメモリセルのデータが同時に読み出されるので、第１
図および第２図に示すようにビット＠ １０ａ 、 １
０ｂが２本必要になる。
第１図に示すようにワード線９の配線ピッチは従来に比
べて２倍である。
べて２倍である。
第３図は第１図のメモリセルを用いたＲＯＭの構成図で
ある。
ある。
第３図と従来の第１２図を比較しても分かるように、同
じｇｌのＲＯＭを実現するのにワード線９は半分の本数
（ｎ／２ ）でよい。
じｇｌのＲＯＭを実現するのにワード線９は半分の本数
（ｎ／２ ）でよい。
このため、デコーダは従来に比べ半分のワード線信号を
発生するだけでよいので、回路構成が間単になりｇ％に
設計が行なえる。
発生するだけでよいので、回路構成が間単になりｇ％に
設計が行なえる。
第４図はＰ／Ｎ／ＮＮチヤネルランジスタを用いて構成
したこの発明の他の実施例によるメモリセルの構成図で
ある。また、第５図は第４図の等価回路図である。
したこの発明の他の実施例によるメモリセルの構成図で
ある。また、第５図は第４図の等価回路図である。
図において、１４はＶＤＤ配線、１０ａ、１０ｂ、１０
ｃ、１０ｄはビット線、９ａはＰチャネルメモリセル用
のワード線、９ｂはＮチャネルメモリセル用のワード線
である。
ｃ、１０ｄはビット線、９ａはＰチャネルメモリセル用
のワード線、９ｂはＮチャネルメモリセル用のワード線
である。
Ｎチャネルのメモリセルは第１図、第２図に示したもの
と同じである。また、ＰチャネルのメモリセルはＮチャ
ネルのメモリセルと同様の構成をしており、ＧＮＤ配線
の代わりにＶＤＤ配線が用いられている。
と同じである。また、ＰチャネルのメモリセルはＮチャ
ネルのメモリセルと同様の構成をしており、ＧＮＤ配線
の代わりにＶＤＤ配線が用いられている。
ＮチャネルのトランジスタとＰチャネルのトランジスタ
では動作論理が異なるため、ワード線は別々に設ける必
要がある。
では動作論理が異なるため、ワード線は別々に設ける必
要がある。
コノため、第４図のようにＰチャネルメモリセル用のワ
ード線、Ｎチャネルメモリセル用のワード線を交互に設
ける必１があり、ＰチャネルメモリセルとＮチャネルメ
モリセルはトランジスタの１ピッチ分ずれた位置関係に
なっている。
ード線、Ｎチャネルメモリセル用のワード線を交互に設
ける必１があり、ＰチャネルメモリセルとＮチャネルメ
モリセルはトランジスタの１ピッチ分ずれた位置関係に
なっている。
ｆｓＧ図は第４図のメモリセルを用いたＲＯＭの構成図
である。図において、１５はインバータである。
である。図において、１５はインバータである。
第６図では第３図に示したのと同様の設計の容易なデコ
ーダを用いている。デコーダの出力を一方のチャネルの
メモリセルのワード線信号として用い、その反転信号を
もう一方のチャネルのメモリセルのワード線信号として
用いることにより、１つのデコーダで両チャネルのメモ
リセルに対応できる。
ーダを用いている。デコーダの出力を一方のチャネルの
メモリセルのワード線信号として用い、その反転信号を
もう一方のチャネルのメモリセルのワード線信号として
用いることにより、１つのデコーダで両チャネルのメモ
リセルに対応できる。
これは、Ｐ／Ｎそれぞれのチャネルのメモリセルに対し
てデコーダを１つずつ（合計２つ）設ける場合に比べ、
デコーダの数が少なくてすむ。
てデコーダを１つずつ（合計２つ）設ける場合に比べ、
デコーダの数が少なくてすむ。
なお、第６図の他の実施例ではデコーダの出力が正論４
（どれか１つの出力がＨＩＧＨ）であると仮定している
が、負論理出力の場合はデコーダ出力をＰチャネルメモ
リセル用ワード線信号として用い、インバータ出力をＮ
チャネルメモリセル用ワード線信号として用いる。
（どれか１つの出力がＨＩＧＨ）であると仮定している
が、負論理出力の場合はデコーダ出力をＰチャネルメモ
リセル用ワード線信号として用い、インバータ出力をＮ
チャネルメモリセル用ワード線信号として用いる。
〔発明の効果１
以上のようにこの発明によれば、ワード線の配線ピッチ
はトランジスタのピッチの２皓になるので、デコーダは
従来より広いピッチでワード線信号を発生すればよく、
デコーダの設計が４誇になるという効果がある。
はトランジスタのピッチの２皓になるので、デコーダは
従来より広いピッチでワード線信号を発生すればよく、
デコーダの設計が４誇になるという効果がある。
第１図はこの発明の一実施例を示すメモリセルの構成図
、第２図は第１図の等価回路図、第３図は第１図のメモ
リセルを用いたＲＯＭの構成図、第４図はこの発明の他
の実施例を示すメモリセルの構成図、第５図は第４図の
等価回路図、第６図は第４図のメモリセルを用いたＲＯ
Ｍの構成図、第７図は従来のゲートアレイを備えた半導
体集積回路装置の平面図、第８図はベーシックセル段を
示す拡大平面図、第９図は第８図のベーシックセル段の
等価回路図、第１０図は従来のメモリセルの構成図、第
１１図は第１０図の等価回路図、第１２図は第１０図の
メモリセルを用いたＲＯＭの構成図である。 図中、１は半導体チップ、２は入出力パッド、３はベー
シックセル段、４ａはＰ型拡散函域、４ｂはＮ型拡散鎖
酸、４は拡散鎖酸の抵抗、５ａ、５ｂはそれぞれＰチャ
ネル、Ｎチャネルトランジスタのゲー ト、６ａ、６ｂ
はそれぞれＰチャネル、Ｎチャネルトランジスタ、７は
コンタクトホール、８はスルーホール、９はワード線、
９ａ、９ｂはそれぞれＰチャネル、Ｎチャネルメモリセ
ル用ワード線、１０゜１０ａ、１０ｂ、１０ｃ 、１０
ｄはビット線、１１はＧＮＤ配＊、１２は複数のメモリ
セルを構成したベーシックセル段、１３はデコーダ、１
４はＶＤＤ配線、１５はインバータである。 なお、図中同一符号は同一、または弔当部分を示す。 第１図 ７ コンククト、寺、−ル ３°スルーホール ＩＩ ’にｒＮＤ棟 第２図 ｔα、ｔｂ：トランジスタ 第３図 η 第４図 第６図 ／ｆＡ’ＪノＶノ 第９図 Ｌ−−−一 −−−−−＋ −一＋＋−−＋
Ｊ第１０図 第１１図 第１２図
、第２図は第１図の等価回路図、第３図は第１図のメモ
リセルを用いたＲＯＭの構成図、第４図はこの発明の他
の実施例を示すメモリセルの構成図、第５図は第４図の
等価回路図、第６図は第４図のメモリセルを用いたＲＯ
Ｍの構成図、第７図は従来のゲートアレイを備えた半導
体集積回路装置の平面図、第８図はベーシックセル段を
示す拡大平面図、第９図は第８図のベーシックセル段の
等価回路図、第１０図は従来のメモリセルの構成図、第
１１図は第１０図の等価回路図、第１２図は第１０図の
メモリセルを用いたＲＯＭの構成図である。 図中、１は半導体チップ、２は入出力パッド、３はベー
シックセル段、４ａはＰ型拡散函域、４ｂはＮ型拡散鎖
酸、４は拡散鎖酸の抵抗、５ａ、５ｂはそれぞれＰチャ
ネル、Ｎチャネルトランジスタのゲー ト、６ａ、６ｂ
はそれぞれＰチャネル、Ｎチャネルトランジスタ、７は
コンタクトホール、８はスルーホール、９はワード線、
９ａ、９ｂはそれぞれＰチャネル、Ｎチャネルメモリセ
ル用ワード線、１０゜１０ａ、１０ｂ、１０ｃ 、１０
ｄはビット線、１１はＧＮＤ配＊、１２は複数のメモリ
セルを構成したベーシックセル段、１３はデコーダ、１
４はＶＤＤ配線、１５はインバータである。 なお、図中同一符号は同一、または弔当部分を示す。 第１図 ７ コンククト、寺、−ル ３°スルーホール ＩＩ ’にｒＮＤ棟 第２図 ｔα、ｔｂ：トランジスタ 第３図 η 第４図 第６図 ／ｆＡ’ＪノＶノ 第９図 Ｌ−−−一 −−−−−＋ −一＋＋−−＋
Ｊ第１０図 第１１図 第１２図
Claims (1)
- （１）ＣＭＯＳゲートアレイを備え、ゲートアレイを構
成するベーシックセル段において隣接する同一チャネル
のトランジスタをペアとして共通のワード線を割当て、
前記ペアのトランジスタの共通の拡散領域に電源を接続
し、それぞれのトランジスタの他方の拡散領域をそれぞ
れ第１のビット線、第２のビット線に接続しＲＯＭのメ
モリセルを構成した事を特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167818A JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167818A JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0332058A true JPH0332058A (ja) | 1991-02-12 |
| JP2501639B2 JP2501639B2 (ja) | 1996-05-29 |
Family
ID=15856668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167818A Expired - Fee Related JP2501639B2 (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501639B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338936A (ja) * | 1986-08-05 | 1988-02-19 | Fuji Photo Film Co Ltd | ハロゲン化銀カラ−写真感光材料 |
| JPS642042A (en) * | 1987-06-25 | 1989-01-06 | Fuji Photo Film Co Ltd | Silver halide color photographic sensitive material |
| JPS6486139A (en) * | 1987-01-28 | 1989-03-30 | Fuji Photo Film Co Ltd | Color photography having improved preservability, its production, and silver halide color photographic sensitive material |
| JPH01271748A (ja) * | 1986-08-05 | 1989-10-30 | Fuji Photo Film Co Ltd | カラ−写真とその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
-
1989
- 1989-06-28 JP JP1167818A patent/JP2501639B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639132A (ja) * | 1986-06-30 | 1988-01-14 | Toshiba Corp | マスタ−スライス型半導体集積回路装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338936A (ja) * | 1986-08-05 | 1988-02-19 | Fuji Photo Film Co Ltd | ハロゲン化銀カラ−写真感光材料 |
| JPH01271748A (ja) * | 1986-08-05 | 1989-10-30 | Fuji Photo Film Co Ltd | カラ−写真とその製造方法 |
| JPS6486139A (en) * | 1987-01-28 | 1989-03-30 | Fuji Photo Film Co Ltd | Color photography having improved preservability, its production, and silver halide color photographic sensitive material |
| JPS642042A (en) * | 1987-06-25 | 1989-01-06 | Fuji Photo Film Co Ltd | Silver halide color photographic sensitive material |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501639B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |