JPS63207148A - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
- Publication number
- JPS63207148A JPS63207148A JP62040603A JP4060387A JPS63207148A JP S63207148 A JPS63207148 A JP S63207148A JP 62040603 A JP62040603 A JP 62040603A JP 4060387 A JP4060387 A JP 4060387A JP S63207148 A JPS63207148 A JP S63207148A
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- JP
- Japan
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- cells
- latch
- circuit
- transistors
- semiconductor integrated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はマスタスライス型半導体集積回路であって、基
本セルのＭＯ８形トランジスタより駆動能力の小なる複
数のＣ−ＭＯ８形トランジスタで構成する複数のラッチ
セルを設けることにより、データバスに最適化されたラ
ッチ回路を構成し、バッファに使用する基本セルの個数
を減少させる。
本セルのＭＯ８形トランジスタより駆動能力の小なる複
数のＣ−ＭＯ８形トランジスタで構成する複数のラッチ
セルを設けることにより、データバスに最適化されたラ
ッチ回路を構成し、バッファに使用する基本セルの個数
を減少させる。
本発明はマスタスライス型半導体集積回路に関し、複数
の基本セルと複数の入出力セルとが予め。
の基本セルと複数の入出力セルとが予め。
形成されるマスタスライス型半導体集積回路に関する。
ゲートアレイ等のマスタスライス型半導体集積回路では
、製造工程萌半で基本セル及び入出力セルが予め各品種
共通に形成され、後半の一部工程で品種毎に専用の配線
パターンが変更され、夫々専用の回路が構成°される。
、製造工程萌半で基本セル及び入出力セルが予め各品種
共通に形成され、後半の一部工程で品種毎に専用の配線
パターンが変更され、夫々専用の回路が構成°される。
このようなマスタスライス型半導体集積回路には複数の
ブロック状の回路部を構成し、データバスを設けて各回
路間の信号伝送を行なうものがある。
ブロック状の回路部を構成し、データバスを設けて各回
路間の信号伝送を行なうものがある。
第６図は従来のマスタスライス型半導体集積回路の一例
の回路構成図を示す。図中、半導体チップ１−０の周辺
部１１８〜１１ｄには複数の入出力セルが設けられ、中
央部１２には複数の基本セル及び配線チャネルが設けら
れている。
の回路構成図を示す。図中、半導体チップ１−０の周辺
部１１８〜１１ｄには複数の入出力セルが設けられ、中
央部１２には複数の基本セル及び配線チャネルが設けら
れている。
基本セルを配線して構成された回路部１３゜１４．１５
１ｔバッファ１３ａ、１３ｂ 〜１５ａ。
１ｔバッファ１３ａ、１３ｂ 〜１５ａ。
１５ｂ夫々を介してチャネルに形成されたデータバスコ
ロに接続されている。また、データバス１６には基本セ
ルを配線して構成されたラッチ回路１７が接続されてい
る。
ロに接続されている。また、データバス１６には基本セ
ルを配線して構成されたラッチ回路１７が接続されてい
る。
上記のラッチ回路１７は、出ツノ用のバッファ１３ａ、
１４ａ、１５ａの出力が全てハイインピーダンス状態と
なったときデータバス１６がフロート状態となると回路
部１３〜１５が誤動作を起こすおそれがあるため、デー
タバス１６がフロート状態となることを防止するために
設けられている。
１４ａ、１５ａの出力が全てハイインピーダンス状態と
なったときデータバス１６がフロート状態となると回路
部１３〜１５が誤動作を起こすおそれがあるため、デー
タバス１６がフロート状態となることを防止するために
設けられている。
〔発明が解決しようとする問題点］
データバス１６にラッチ回路１７を接続すると、このラ
ッチ回路１７による遅延が発生し、データの波形に歪が
生じる。上記の遅延はラッチ回路１７の駆動能力が大な
る程大きくなる。
ッチ回路１７による遅延が発生し、データの波形に歪が
生じる。上記の遅延はラッチ回路１７の駆動能力が大な
る程大きくなる。
しかるに従来のラッチ回路１７は基本セルにより構成さ
れているため、ラッチ回路１７の駆動能力をデータバス
に対して最適化しようとしても基本セルの駆動能力以下
にすることができず、データバス１６の遅延が大でデー
タ波形が歪むという問題点があった。
れているため、ラッチ回路１７の駆動能力をデータバス
に対して最適化しようとしても基本セルの駆動能力以下
にすることができず、データバス１６の遅延が大でデー
タ波形が歪むという問題点があった。
また、回路部１３．１４．１５夫々の出力用のバッフｐ
１３ａ、１４ａ、１５ａはラッチ回路１７より大なる駆
動能力を持たなければならないため、バッファ１３ａ、
１４ａ、１５ａを構成するために多くの基本セルが必要
であるという問題点があった。
１３ａ、１４ａ、１５ａはラッチ回路１７より大なる駆
動能力を持たなければならないため、バッファ１３ａ、
１４ａ、１５ａを構成するために多くの基本セルが必要
であるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、ラッチ
回路の最適化ができ、バッファに使用する基本セルの個
数が減少するマスタスライス型半導体集積回路を提供す
ることを目的とする。
回路の最適化ができ、バッファに使用する基本セルの個
数が減少するマスタスライス型半導体集積回路を提供す
ることを目的とする。
本発明のマスタスライス型半導体集積回路は、基本セル
（２１）を構成するトランジスタの駆動能力より小で、
かつ互いに駆動能力の異なる複数のトランジスタによっ
て構成する複数のラッチセル（２７）を有する。
（２１）を構成するトランジスタの駆動能力より小で、
かつ互いに駆動能力の異なる複数のトランジスタによっ
て構成する複数のラッチセル（２７）を有する。
上記複数のラッチセル（２７）は複数の基本セル（２１
）が並べられた複数の基本セル列（２２１〜２２１）の
端部に並べてされている。
）が並べられた複数の基本セル列（２２１〜２２１）の
端部に並べてされている。
本発明においては、ラッチセルに形成される複数のトラ
ンジスタの駆動能力は互いに異なり、かつ基本セルに形
成されるトランジスタの駆動能力より小とされているの
で、ラッチセルで構成するラッチ回路はデータバスの負
荷をそれほど増大させることがなく、また基本セルで構
成される回路素子より駆動能力が小さくなる。
ンジスタの駆動能力は互いに異なり、かつ基本セルに形
成されるトランジスタの駆動能力より小とされているの
で、ラッチセルで構成するラッチ回路はデータバスの負
荷をそれほど増大させることがなく、また基本セルで構
成される回路素子より駆動能力が小さくなる。
第１図は本発明のマスタスライス型半導体集積回路の一
実施例の平面図を示す。
実施例の平面図を示す。
同図中、半導体チップ２０の中央部には複数の基本セル
２１を隣接して並べた基本セル列２２１〜２２ＴＩが設
けられている。
２１を隣接して並べた基本セル列２２１〜２２ＴＩが設
けられている。
半導体チップ２００周縁部には複数の入出力レセル２３
を隣接して並べた入出力セル列２４１〜２４４が設けら
れている。各基本セル列２２１〜２２１の間、及び基本
セル列２２１〜２２ｎと入出力セル列２４１〜２４４と
の間は配線チャンネル２５とされている。
を隣接して並べた入出力セル列２４１〜２４４が設けら
れている。各基本セル列２２１〜２２１の間、及び基本
セル列２２１〜２２ｎと入出力セル列２４１〜２４４と
の間は配線チャンネル２５とされている。
基本セル列２２１〜２２１夫々の長手方向両端の斜線で
示す部分はラッチセル形成領域２６とされている。各ラ
ッチセル形成領域２６には数周のラッチヒルが隣接して
設けられている。基本セル列数が２０程度で、各基本セ
ル列の基本セル数が１００程度であるとき、各ラッチセ
ル形成領域２６内のラッチセル数は例えば４叫である。
示す部分はラッチセル形成領域２６とされている。各ラ
ッチセル形成領域２６には数周のラッチヒルが隣接して
設けられている。基本セル列数が２０程度で、各基本セ
ル列の基本セル数が１００程度であるとき、各ラッチセ
ル形成領域２６内のラッチセル数は例えば４叫である。
基本セル２１は第２図に示す構造である。同図中、３０
はＰチャンネルＭＯ８（メタル・オキサイド・セミコン
ダクタ）トランジスタ形成領域であり、３１はＮチャン
ネルＭＯＳトランジスタ形成領域であり、ポリシリコン
ゲート３２．３３は夫々ＭＯＳトランジスタ形成領域３
０．３１夫々にゲートを形成する。ＭＯＳトランジスタ
形成領域３０．３１夫々にはドレイン形成部３０ａ。
はＰチャンネルＭＯ８（メタル・オキサイド・セミコン
ダクタ）トランジスタ形成領域であり、３１はＮチャン
ネルＭＯＳトランジスタ形成領域であり、ポリシリコン
ゲート３２．３３は夫々ＭＯＳトランジスタ形成領域３
０．３１夫々にゲートを形成する。ＭＯＳトランジスタ
形成領域３０．３１夫々にはドレイン形成部３０ａ。
３０ｂ、３１ａ、３１ｂ、及びソース形成部３００゜３
１Ｃが設けられている。例えばＭＯＳトランジスタ形成
領ＶＡ３０のドレイン形成部３０ａ１ソース形成部３０
Ｃでポリシリコンゲート３２でＦＥＴ（電界効果トラン
ジスタ）が構成される。
１Ｃが設けられている。例えばＭＯＳトランジスタ形成
領ＶＡ３０のドレイン形成部３０ａ１ソース形成部３０
Ｃでポリシリコンゲート３２でＦＥＴ（電界効果トラン
ジスタ）が構成される。
基本セル２１は矢印六方向に並べられて基本セル列２２
１〜２２１夫々を構成しており、電源Ｖｏｏ、ＧＮＤ夫
々の電源ライン３４．３５は矢印六方向（基本セル列の
長手方向）に延在して基本セル列内の各基本セル２１上
を通っている。この電源ライン３４．３５夫々は例えば
第２層アルミニウム配線であり、第１層のポリシリコン
ゲート３２．３３とは異なっている。
１〜２２１夫々を構成しており、電源Ｖｏｏ、ＧＮＤ夫
々の電源ライン３４．３５は矢印六方向（基本セル列の
長手方向）に延在して基本セル列内の各基本セル２１上
を通っている。この電源ライン３４．３５夫々は例えば
第２層アルミニウム配線であり、第１層のポリシリコン
ゲート３２．３３とは異なっている。
上記第２図示の基本セル２１を１個又は複数個にアルミ
ニウム配線を行なうことにより所望の回路素子が構成さ
れる。
ニウム配線を行なうことにより所望の回路素子が構成さ
れる。
ラッチセル形成領ｗｔ２６内の各ラッチセル２７は第２
図に示す構造である。４０はＰチャンネルＭＯＳトラン
ジスタ形成領域であり、４１はＮチャンネルＭＯＳトラ
ンジスタ形成領域であり、ポリシリコンゲート４２．４
３は夫々ＭＯ８トランジスタ形成領域４０．４１夫々に
ゲートを形成する。ＭＯＳ トランジスタ形成領１４０
．４１夫々にはドレイン形成部４０ａ、４０ｂ、４１ａ
。
図に示す構造である。４０はＰチャンネルＭＯＳトラン
ジスタ形成領域であり、４１はＮチャンネルＭＯＳトラ
ンジスタ形成領域であり、ポリシリコンゲート４２．４
３は夫々ＭＯ８トランジスタ形成領域４０．４１夫々に
ゲートを形成する。ＭＯＳ トランジスタ形成領１４０
．４１夫々にはドレイン形成部４０ａ、４０ｂ、４１ａ
。
４１ｂ、及びソース形成部４００．４ＩＣが設けられて
いる。
いる。
ポリシリコンゲート４３がＭＯＳトランジスタ形成領域
４０．４１夫々に形成するゲートの長さＬは基本セル２
１のゲートの長さしと同一であるが、ポリシリコンゲー
ト４３が形成するゲートの幅Ｗ２は基本セル２１のゲー
トの幅Ｗ１の略１／２とされている。また、ポリシリコ
ンゲート４２がＭＯＳトランジスタ形成領域４０．４１
夫々に形成するゲートの長さＬは基本セル２１のゲート
の長さＬと同一であるが、ポリシリコンゲート４２が形
成するゲートの幅Ｗ３は基本セル２１のグー１−の幅Ｗ
１の略１／４とされている。
４０．４１夫々に形成するゲートの長さＬは基本セル２
１のゲートの長さしと同一であるが、ポリシリコンゲー
ト４３が形成するゲートの幅Ｗ２は基本セル２１のゲー
トの幅Ｗ１の略１／２とされている。また、ポリシリコ
ンゲート４２がＭＯＳトランジスタ形成領域４０．４１
夫々に形成するゲートの長さＬは基本セル２１のゲート
の長さＬと同一であるが、ポリシリコンゲート４２が形
成するゲートの幅Ｗ３は基本セル２１のグー１−の幅Ｗ
１の略１／４とされている。
ラッチセル２７は基本セル２１と共に矢印六方向に並べ
られており、基本セル２１と共通の電源Ｖｏｏ、ＧＮＤ
夫々の電源ライン３４．３５は矢印六方向に延在してい
る。
られており、基本セル２１と共通の電源Ｖｏｏ、ＧＮＤ
夫々の電源ライン３４．３５は矢印六方向に延在してい
る。
ラッチセル２７は配線ライン４４でドレイン形成部４０
ａ、４１ａ、ポリシリコンゲート４３を共通接続し、配
線ライン４５でトレイン形成部４０ｂ、４１ｂ、ポリシ
リコンゲート４２を共通接続し、更に電源ライン３４．
３５夫々をソース形成部４０Ｇ、４１Ｃに夫々接続する
ことにより第４図に示す如きラッチ回路を構成する。
ａ、４１ａ、ポリシリコンゲート４３を共通接続し、配
線ライン４５でトレイン形成部４０ｂ、４１ｂ、ポリシ
リコンゲート４２を共通接続し、更に電源ライン３４．
３５夫々をソース形成部４０Ｇ、４１Ｃに夫々接続する
ことにより第４図に示す如きラッチ回路を構成する。
ここで、インバータ４６はポリシリコンゲート４３をゲ
ート電極とするＣ−ＭＯＳ （コンプリメンタリ−・メ
タル・オキサイド・セミコンダクター）形トランジスタ
で構成され、ゲートの長さＷ２が略Ｗ１／２でゲート面
積が１／２であるために駆動能力は基本セル２１で構成
される最小の駆動能力の回路素子の略１／２である。ま
た、インバータ４７はポリシリコンゲート４２をゲート
電極とするＣ−ＭＯＳ トランジスタで構成され、ゲー
トの長さＷ３が略Ｗ＋／４でゲート面積であるために駆
動能力は基本セル２１で構成される最小の駆動能力の回
路素子の略１／４である。
ート電極とするＣ−ＭＯＳ （コンプリメンタリ−・メ
タル・オキサイド・セミコンダクター）形トランジスタ
で構成され、ゲートの長さＷ２が略Ｗ１／２でゲート面
積が１／２であるために駆動能力は基本セル２１で構成
される最小の駆動能力の回路素子の略１／２である。ま
た、インバータ４７はポリシリコンゲート４２をゲート
電極とするＣ−ＭＯＳ トランジスタで構成され、ゲー
トの長さＷ３が略Ｗ＋／４でゲート面積であるために駆
動能力は基本セル２１で構成される最小の駆動能力の回
路素子の略１／４である。
端子４８はポリシリコンゲート４３に設けられ、この端
子４８がデータバスのうちの１ビツトに接続される。
子４８がデータバスのうちの１ビツトに接続される。
第５図は第１図示のマスタスライス型半導体集積回路を
用いた一実施例の回路構成図を示す。
用いた一実施例の回路構成図を示す。
同図中、基本セル列２２１〜２２ＴＩの各部に回路部５
０．５１．５２．５３が形成されている。
０．５１．５２．５３が形成されている。
配線チャンネル２５にはデータバス５５が配線されてい
る。上記の°回路部５０．５３夫々は内蔵する入力用及
び出力用のバッファを介してデータバス５５に接続され
ている。
る。上記の°回路部５０．５３夫々は内蔵する入力用及
び出力用のバッファを介してデータバス５５に接続され
ている。
また、基本セル列２２＋ 、２２２．２２３夫々の図中
上方端のラッヂセル形成領域２６はラッチ回路部５６を
形成している。このラッチ回路部５６内の複数のラッチ
セル２７夫々は第４目示のラッチ回路を構成し、これら
のラッチ回路はデータバス５５の各ビットに接続されて
いる。
上方端のラッヂセル形成領域２６はラッチ回路部５６を
形成している。このラッチ回路部５６内の複数のラッチ
セル２７夫々は第４目示のラッチ回路を構成し、これら
のラッチ回路はデータバス５５の各ビットに接続されて
いる。
第４図に示すインバータ４６を構成するＣ−ＭＯ８形ト
ランジスタのゲート面積は基本セル２１で構成されるト
ランジスタの略１／２であるため、第４図のラッチ回路
をデータバス５５に接続してもデータバスの負荷の増大
は従来に比して小さい。
ランジスタのゲート面積は基本セル２１で構成されるト
ランジスタの略１／２であるため、第４図のラッチ回路
をデータバス５５に接続してもデータバスの負荷の増大
は従来に比して小さい。
またインバータ４６．４７夫々の駆動能力が、基本セル
２１で構成される最小の駆動能力の回路素子の１／２．
１／４と異なっているため、バランスが良く、遅延が小
さく波形歪の小さい、データバス５５に最適のラッチ回
路を構成できる。また、回路部５０〜５３夫々の出力用
のバッファは１１［！ａの基本セル２１で構成でき、バ
ッファに要する基本セルの個数を従来より減少できる。
２１で構成される最小の駆動能力の回路素子の１／２．
１／４と異なっているため、バランスが良く、遅延が小
さく波形歪の小さい、データバス５５に最適のラッチ回
路を構成できる。また、回路部５０〜５３夫々の出力用
のバッファは１１［！ａの基本セル２１で構成でき、バ
ッファに要する基本セルの個数を従来より減少できる。
また、ラッチセル形成領域２６は基本セル列２２＋〜２
２１夫々の両端に設けられ、基本セル２１と同一方向（
矢印六方向）上にラッチセル２７が並べて配置されてい
るため、ラッチセル２７と基本セルとの電源ライン３４
．３５を共通化できる。
２１夫々の両端に設けられ、基本セル２１と同一方向（
矢印六方向）上にラッチセル２７が並べて配置されてい
るため、ラッチセル２７と基本セルとの電源ライン３４
．３５を共通化できる。
上述の如く、本発明のマスタスライス型半導体集積回路
によれば、データバスに最適化されたラッチ回路を構成
でき、各回路部の出力用のバッファを構成する基本セル
の数を減少でき、更に基本セルとラッチセルとの電源ラ
インを共通化でき、実用上きわめて有用である。
によれば、データバスに最適化されたラッチ回路を構成
でき、各回路部の出力用のバッファを構成する基本セル
の数を減少でき、更に基本セルとラッチセルとの電源ラ
インを共通化でき、実用上きわめて有用である。
第１図は本発明のマスタスライス型半導体集積回路の一
実施例の平面図、 第２図は基本セルの一実施例の平面図、第３図はラッチ
セルの一実施例の平面図、第４図はラッチ回路の一例の
回路図、 第５図は本発明のマスタスライス型半導体集積回路を用
いた一実施例の回路構成図、 第６図は従来回路を用いた一例の回路構成図である。 図面中、 ２０は半導体チップ、 ２１は基本セル、 ２２１〜２２ηは基本セル列、 ２３は入出力セル、 ２４１〜２４４は入出力セル列、 ２５は配線チャンネル、 ３０．３１，４０．４１はＭＯ８形成領域、３２．３３
．４２．４３はポリシリコンゲート、５０〜５３は回路
部、 ５５はデータバス、 ５６はラッチ回路部である。 代理人 弁理士 井 桁 貞 − ２−′ 木発煽／７牛尊体濱積回発つ平図目 第豐図 １ζ本セ）し内ヨし勺Ｑ℃目 栴２図
実施例の平面図、 第２図は基本セルの一実施例の平面図、第３図はラッチ
セルの一実施例の平面図、第４図はラッチ回路の一例の
回路図、 第５図は本発明のマスタスライス型半導体集積回路を用
いた一実施例の回路構成図、 第６図は従来回路を用いた一例の回路構成図である。 図面中、 ２０は半導体チップ、 ２１は基本セル、 ２２１〜２２ηは基本セル列、 ２３は入出力セル、 ２４１〜２４４は入出力セル列、 ２５は配線チャンネル、 ３０．３１，４０．４１はＭＯ８形成領域、３２．３３
．４２．４３はポリシリコンゲート、５０〜５３は回路
部、 ５５はデータバス、 ５６はラッチ回路部である。 代理人 弁理士 井 桁 貞 − ２−′ 木発煽／７牛尊体濱積回発つ平図目 第豐図 １ζ本セ）し内ヨし勺Ｑ℃目 栴２図
Claims (2)
- （１）複数の基本セル（２１）間の配線パターンの変更
により所望の回路を構成するマスタスライス型半導体集
積回路において、 該基本セル（２１）を構成するトランジスタの駆動能力
より小で、かつ互いに駆動能力の異なる複数のトランジ
スタによつて構成される複数のラッチセル（２７）を有
することを特徴とするマスタスライス型半導体集積回路
。 - （２）該複数のラッチセル（２７）は該複数の基本セル
（２１）が並べられた複数の基本セル列（２２＿１〜２
２＿ｎ）の端部に並べて配置したことを特徴とする特許
請求の範囲第１項記載のマスタスライス型半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040603A JPH079978B2 (ja) | 1987-02-24 | 1987-02-24 | マスタスライス型半導体集積回路 |
| US07/155,571 US4837461A (en) | 1987-02-24 | 1988-02-12 | Master slice type integrated circuit |
| KR8801500A KR910000024B1 (en) | 1987-02-24 | 1988-02-15 | Master slice type integrated circuit |
| EP88102649A EP0280257B1 (en) | 1987-02-24 | 1988-02-23 | Master slice type integrated circuit |
| DE88102649T DE3886236D1 (de) | 1987-02-24 | 1988-02-23 | Integrierter Schaltkreis vom "Master slice" Typ. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040603A JPH079978B2 (ja) | 1987-02-24 | 1987-02-24 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207148A true JPS63207148A (ja) | 1988-08-26 |
| JPH079978B2 JPH079978B2 (ja) | 1995-02-01 |
Family
ID=12585090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040603A Expired - Fee Related JPH079978B2 (ja) | 1987-02-24 | 1987-02-24 | マスタスライス型半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4837461A (ja) |
| EP (1) | EP0280257B1 (ja) |
| JP (1) | JPH079978B2 (ja) |
| KR (1) | KR910000024B1 (ja) |
| DE (1) | DE3886236D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0362959A (ja) * | 1989-07-31 | 1991-03-19 | Mitsui High Tec Inc | リードフレームの製造方法 |
| JP2003092359A (ja) * | 2001-09-19 | 2003-03-28 | Hitachi Ltd | 半導体集積回路 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791167B2 (ja) * | 1990-02-28 | 1998-08-27 | 株式会社東芝 | 半導体記憶回路装置 |
| JP3079515B2 (ja) * | 1991-01-29 | 2000-08-21 | 株式会社東芝 | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 |
| US5313119A (en) * | 1991-03-18 | 1994-05-17 | Crosspoint Solutions, Inc. | Field programmable gate array |
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