JPH0332068A - 光消去型半導体記憶素子の形成方法 - Google Patents
光消去型半導体記憶素子の形成方法Info
- Publication number
- JPH0332068A JPH0332068A JP1167755A JP16775589A JPH0332068A JP H0332068 A JPH0332068 A JP H0332068A JP 1167755 A JP1167755 A JP 1167755A JP 16775589 A JP16775589 A JP 16775589A JP H0332068 A JPH0332068 A JP H0332068A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- etching
- photoresist
- gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title description 10
- 238000005530 etching Methods 0.000 claims abstract description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は光消去型半導体記憶素子の形成方法に関する
。
。
この発明は光消去型半導体記憶素子の形成方法において
、第２のゲート電極とゲート間絶縁膜と第１のゲート電
極を異方性エツチングで形成した後、形成されたゲート
電極を第２のフォトレジストで被覆し、等方性又は等方
性に近いｉｔ膜層エツチングを行うことにより、導電膜
層残りによる隣接ゲート電極間の短絡を防止したもので
ある。
、第２のゲート電極とゲート間絶縁膜と第１のゲート電
極を異方性エツチングで形成した後、形成されたゲート
電極を第２のフォトレジストで被覆し、等方性又は等方
性に近いｉｔ膜層エツチングを行うことにより、導電膜
層残りによる隣接ゲート電極間の短絡を防止したもので
ある。
従来の光消去型半導体記憶素子の形成方法は、第２のゲ
ート電極を等方性又は等方性に近い導電膜層エンチング
を行い、ゲート間絶縁膜を等方性エツチングを行い、さ
らに第１のゲート電極を形成する工程により光消去型半
導体記憶素子を形成していた。
ート電極を等方性又は等方性に近い導電膜層エンチング
を行い、ゲート間絶縁膜を等方性エツチングを行い、さ
らに第１のゲート電極を形成する工程により光消去型半
導体記憶素子を形成していた。
第２図（司〜（ｄｌは従来の光消去型半導体記憶素子の
形成方法を示す断面図である。第２図（ａｌは基板ｌ上
に第１のゲート絶縁膜２を形成し、その上に第１のゲー
ト電極３を形成し、その上にゲート間絶縁１１！１４を
形成したものの上に第２のゲート電極５用導電膜層を積
層し、第１のフォトレジスト６を所望の形状に形成した
ものである。第２図（ｂｌは第２図ｆａｌに等方性又は
等方性に近い導電膜エツチングを行い、第２のゲート電
極５を形成したものである。第２図（Ｃ１は第２図山）
にゲート間絶縁膜エツチングを行ったものである。第２
図ｆｄｌは第２図（Ｃ１に導電膜エツチングを行い、第
１のゲート電極３を形成したものである。
形成方法を示す断面図である。第２図（ａｌは基板ｌ上
に第１のゲート絶縁膜２を形成し、その上に第１のゲー
ト電極３を形成し、その上にゲート間絶縁１１！１４を
形成したものの上に第２のゲート電極５用導電膜層を積
層し、第１のフォトレジスト６を所望の形状に形成した
ものである。第２図（ｂｌは第２図ｆａｌに等方性又は
等方性に近い導電膜エツチングを行い、第２のゲート電
極５を形成したものである。第２図（Ｃ１は第２図山）
にゲート間絶縁膜エツチングを行ったものである。第２
図ｆｄｌは第２図（Ｃ１に導電膜エツチングを行い、第
１のゲート電極３を形成したものである。
しかし、従来の様な光消去型半導体の形成方法では、第
２のゲート電極の形成の際に等方性又は等方性に近い導
電Ｍｌｌエツチング行うため、線幅の制御性が困難であ
った。又、第２のゲート電極の形成の際に異方性導ｔＭ
Ｉ層エツチングを行うと、第１のゲート電極膜の段差部
に導１ｉ膜層残りによる隣接ゲート電極間の短絡を生じ
やすいという問題点があった。
２のゲート電極の形成の際に等方性又は等方性に近い導
電Ｍｌｌエツチング行うため、線幅の制御性が困難であ
った。又、第２のゲート電極の形成の際に異方性導ｔＭ
Ｉ層エツチングを行うと、第１のゲート電極膜の段差部
に導１ｉ膜層残りによる隣接ゲート電極間の短絡を生じ
やすいという問題点があった。
上記問題点を解決するために、この発明において採用し
た主たる手段は、第２のゲート電極とゲート間絶縁膜と
第１のゲート１ｉ極を異方性エツチングで形成した後、
形成されたゲート電極を第１のフォトレジストで被覆し
、等方性又は等方性に近い導電膜層エツチングを行う方
法により隣接ゲート電極間の短絡を防止したものである
。
た主たる手段は、第２のゲート電極とゲート間絶縁膜と
第１のゲート１ｉ極を異方性エツチングで形成した後、
形成されたゲート電極を第１のフォトレジストで被覆し
、等方性又は等方性に近い導電膜層エツチングを行う方
法により隣接ゲート電極間の短絡を防止したものである
。
上記の様な方法によれば、ゲート電極の形成の際に異方
性エツチングを用いても隣接ゲート電極間の短絡を防止
できる。
性エツチングを用いても隣接ゲート電極間の短絡を防止
できる。
以下にこの発明の実施例を図面に基づいて説明する。第
１図はこの発明の光消去型半導体記憶素子の形成方法の
断面図である。第１図（ａｌは基板１上に第１のゲート
′ｉ！７Ａ、＆ｉ膜層２を形成し、その上に第１のゲー
ト電極３を形成し、その上にゲート間絶縁膜層４を形成
したものの上に、第２のゲート電極５用導電膜層を積層
し、第１の７オトレジスト６を所望の形状に形成したも
のである。第１図（ｂ）は、第１図ｆａｔに異方性エツ
チングを行い、ゲート電極を形成したものである。この
時、エツチングは第２のゲート電極５とゲート間絶縁膜
層４と第１のゲート電極３の３つを同時に行ってもよい
し、２回ないし３回に分けて行ってもよい、又、ゲート
間絶縁＃Ｎ４のエツチングには等方性エツチングを用い
てもよい、第１図（Ｃ１は第１図０１にゲート電極を被
覆するように第２のフォトレジスト７を形成したもので
ある。第１図（ｄ＋は第１図（ｃｌに等方性又は等方性
に近い１１１ＭＮエツチングを行い、導！膜層残りによ
る隣接ゲート間の短絡を防止したものである。
１図はこの発明の光消去型半導体記憶素子の形成方法の
断面図である。第１図（ａｌは基板１上に第１のゲート
′ｉ！７Ａ、＆ｉ膜層２を形成し、その上に第１のゲー
ト電極３を形成し、その上にゲート間絶縁膜層４を形成
したものの上に、第２のゲート電極５用導電膜層を積層
し、第１の７オトレジスト６を所望の形状に形成したも
のである。第１図（ｂ）は、第１図ｆａｔに異方性エツ
チングを行い、ゲート電極を形成したものである。この
時、エツチングは第２のゲート電極５とゲート間絶縁膜
層４と第１のゲート電極３の３つを同時に行ってもよい
し、２回ないし３回に分けて行ってもよい、又、ゲート
間絶縁＃Ｎ４のエツチングには等方性エツチングを用い
てもよい、第１図（Ｃ１は第１図０１にゲート電極を被
覆するように第２のフォトレジスト７を形成したもので
ある。第１図（ｄ＋は第１図（ｃｌに等方性又は等方性
に近い１１１ＭＮエツチングを行い、導！膜層残りによ
る隣接ゲート間の短絡を防止したものである。
以上のように、この発明は第２のゲート電極の形成に異
方性エツチングを用いることによって線幅の制御性が向
上し、又、異方性エツチングにより生じる導電膜残りに
よる隣接ゲート電極間の短絡も防止できるものである。
方性エツチングを用いることによって線幅の制御性が向
上し、又、異方性エツチングにより生じる導電膜残りに
よる隣接ゲート電極間の短絡も防止できるものである。
第１図ｆａｔ〜ｆｄｌは本発明の光消去型半導体記憶素
子の形成方法の断面図である。第２図ｆａ）〜ｌｄ）は
従来の光消去型半導体記憶素子の形成方法の断面図であ
る。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ・基板 ・第１のゲート絶縁膜 ・第１のゲート１！極 ・ゲート電極間絶縁膜 ・第２のゲート電極 ・第１のフォトレジスト ・第２のフォトレジスト 以 上
子の形成方法の断面図である。第２図ｆａ）〜ｌｄ）は
従来の光消去型半導体記憶素子の形成方法の断面図であ
る。 １ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ・ ６ ・ ・ ７ ・ ・ ・基板 ・第１のゲート絶縁膜 ・第１のゲート１！極 ・ゲート電極間絶縁膜 ・第２のゲート電極 ・第１のフォトレジスト ・第２のフォトレジスト 以 上
Claims (1)
- 基板上に形成された第１のゲート絶縁膜と、前記第１の
ゲート絶縁膜上に形成された第１のゲート電極と、前記
第１のゲート電極上に形成されたゲート電極間絶縁膜と
、前記ゲート電極間絶縁膜上に積層された第２のゲート
電極用導電膜層と前記第２のゲート電極用導電膜層上に
所望の形状に形成された第１のフォトレジストからなる
基板を異方性エッチングする工程と、形成されたゲート
電極を被覆する様に、第２のフォトレジストを形成する
工程と、前記第２のフォトレジストを形成されたウェハ
ーを等方性あるいは等方性に近い導電膜エッチングする
工程とからなることを特徴とする光消去型装置の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167755A JPH0332068A (ja) | 1989-06-29 | 1989-06-29 | 光消去型半導体記憶素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167755A JPH0332068A (ja) | 1989-06-29 | 1989-06-29 | 光消去型半導体記憶素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332068A true JPH0332068A (ja) | 1991-02-12 |
Family
ID=15855496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167755A Pending JPH0332068A (ja) | 1989-06-29 | 1989-06-29 | 光消去型半導体記憶素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481489Y1 (ko) * | 2016-08-29 | 2016-10-07 | (주)오씨엠 | 수술용 헤드 쿠션 패드 |
-
1989
- 1989-06-29 JP JP1167755A patent/JPH0332068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR200481489Y1 (ko) * | 2016-08-29 | 2016-10-07 | (주)오씨엠 | 수술용 헤드 쿠션 패드 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100190105B1 (ko) | 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조 | |
| JPS61260656A (ja) | 半導体装置およびその製造方法 | |
| KR100549269B1 (ko) | 스플릿 게이트형 플래쉬 메모리 소자의 제조방법 | |
| JPS61147576A (ja) | Ｍｉｓ型半導体装置 | |
| JPH0332068A (ja) | 光消去型半導体記憶素子の形成方法 | |
| JPS6146081A (ja) | ジヨセフソン接合素子の製造方法 | |
| KR100258880B1 (ko) | 반도체 소자의 제조방법 | |
| JPS6272171A (ja) | 半導体メモリ | |
| JPS5884462A (ja) | Ｍｏｓ型半導体装置およびその装造方製造方法 | |
| JP2961805B2 (ja) | 超伝導素子およびその製造方法 | |
| KR0122756B1 (ko) | 마스크 롬 제조방법 | |
| KR100300871B1 (ko) | 반도체메모리장치의게이트산화막형성방법 | |
| KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
| KR940000312B1 (ko) | 고부하 저항체를 갖는 sram 및 그 제조방법 | |
| KR950014268B1 (ko) | 콘택형성방법 | |
| KR19980053442A (ko) | 플래쉬 메모리 셀 제조방법 | |
| KR0172268B1 (ko) | 반도체 소자의 제조방법 | |
| KR20010017237A (ko) | Ｍｍｌ반도체소자의 아날로그 커패시터형성방법 | |
| KR100469165B1 (ko) | 이중 게이트형 반도체 소자 및 그 제조방법 | |
| JPS5863158A (ja) | 半導体装置の製造方法 | |
| KR0157975B1 (ko) | 집적회로의 스택트 캐패시터 제조방법 | |
| KR19990032603A (ko) | 비활성 메모리 장치의 저항 형성 방법 | |
| JPS61198682A (ja) | 半導体装置の製造方法 | |
| JPH02214160A (ja) | 半導体素子 | |
| JPS5935449A (ja) | 半導体装置の製造方法 |