JPS5884462A - Ｍｏｓ型半導体装置およびその装造方製造方法 - Google Patents
Ｍｏｓ型半導体装置およびその装造方製造方法Info
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- JPS5884462A JPS5884462A JP56181808A JP18180881A JPS5884462A JP S5884462 A JPS5884462 A JP S5884462A JP 56181808 A JP56181808 A JP 56181808A JP 18180881 A JP18180881 A JP 18180881A JP S5884462 A JPS5884462 A JP S5884462A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダート絶縁膜の構成を改良したＭＯ８飄半導体
装置およびその製造方法Ｋ１１するものである。
装置およびその製造方法Ｋ１１するものである。
従来、ＭＯ８１１半導体義を紘、第１図に示すように半
導体基板１に、不純物を拡散してソース２とドレイン３
を形成し、このソース２とドレイン３間のチャネル領域
上の基板表面にダート絶縁膜４を介してダート電極６を
設けた構造と１に−）ている。
導体基板１に、不純物を拡散してソース２とドレイン３
を形成し、このソース２とドレイン３間のチャネル領域
上の基板表面にダート絶縁膜４を介してダート電極６を
設けた構造と１に−）ている。
近年、゛このようなＭＯＢ ｍｌ半導体装置の微細化に
伴りて、いわゆるシ冒−トチャネル効果Ｏ間ｍ−生じて
きている。この問題を改善するため０手段の一つとして
、半導体基板１の不純物濃度を高くシ、ジインクシ箇ン
深さＸｊを浅くすると共に、ｒ−ト絶縁膜４を薄くする
、いわゆるスケーリングの方法がある。
伴りて、いわゆるシ冒−トチャネル効果Ｏ間ｍ−生じて
きている。この問題を改善するため０手段の一つとして
、半導体基板１の不純物濃度を高くシ、ジインクシ箇ン
深さＸｊを浅くすると共に、ｒ−ト絶縁膜４を薄くする
、いわゆるスケーリングの方法がある。
しかしながらジャンクシ１ン深さＸＪを浅く、ダート絶
縁膜４を薄くすると、ジインクシ諺ンＯブレイクダウン
電圧が低下するという新たな問題が生ずる。このジャン
クシ曹ンブレイクダウンは電界の集中するドレイン３と
ダートの近傍で発生し、ドレイン３とｆ−）電圧の差が
大きい程（一般的にはｒ−）電圧ＯＶのときドレイン・
ｒ−）間の電圧差は大きくなる）、ｔたゲート絶縁＠ａ
の膜厚が薄く力る程低くなる。
縁膜４を薄くすると、ジインクシ諺ンＯブレイクダウン
電圧が低下するという新たな問題が生ずる。このジャン
クシ曹ンブレイクダウンは電界の集中するドレイン３と
ダートの近傍で発生し、ドレイン３とｆ−）電圧の差が
大きい程（一般的にはｒ−）電圧ＯＶのときドレイン・
ｒ−）間の電圧差は大きくなる）、ｔたゲート絶縁＠ａ
の膜厚が薄く力る程低くなる。
例えばＰ （ｉ’ｏ ｏ ）シリコン基板（比抵抗２Ω
ａ１１）、ＸＪ ＝ ０．３１ｉｍ ｓ ？ ）酸化
膜厚４００！、ｒ−）電圧Ｏ，ｖのとき、ジキンクシ嘗
ンブレイクダウン電圧は約１０ Ｖ （１０−”Ａで定
義）であるＯＫ対し、基板および！、を同一条件とし、
ｆｆ−）酸化膜厚を２００Ｘと薄くシタ場合、ジャンク
シ１／ブレイクダウン電圧は約５ＶＫｆｆｉ下してしま
い、ノイズマージンなどを考慮すると、５ｖの電源電圧
の使用に耐えられなくなシ、装置の微細化にとって大き
な障害となっていた。
ａ１１）、ＸＪ ＝ ０．３１ｉｍ ｓ ？ ）酸化
膜厚４００！、ｒ−）電圧Ｏ，ｖのとき、ジキンクシ嘗
ンブレイクダウン電圧は約１０ Ｖ （１０−”Ａで定
義）であるＯＫ対し、基板および！、を同一条件とし、
ｆｆ−）酸化膜厚を２００Ｘと薄くシタ場合、ジャンク
シ１／ブレイクダウン電圧は約５ＶＫｆｆｉ下してしま
い、ノイズマージンなどを考慮すると、５ｖの電源電圧
の使用に耐えられなくなシ、装置の微細化にとって大き
な障害となっていた。
本発明は、かかる点に鑑みなされたもので、ドレイン・
ｆ−ト間の空乏層に加わる電界を低くして、ジｆ／クシ
■ンブレイクダウン電圧を上げることによりゲート絶縁
膜を薄膜化して回路の微細化を図つたＭＯＢ ｍｌ半導
体装置およびその製造方法を提供するものである。
ｆ−ト間の空乏層に加わる電界を低くして、ジｆ／クシ
■ンブレイクダウン電圧を上げることによりゲート絶縁
膜を薄膜化して回路の微細化を図つたＭＯＢ ｍｌ半導
体装置およびその製造方法を提供するものである。
即ち本発明はソース、ドレイン間のチャネル領域上に、
ゲート絶縁膜を介してダート電極を設けたＭＯＢ ！１
１牛導体装置において、前記ダート絶縁膜の少なくとも
ドレイン近傍を、他の部分よ〕誘電率の低い絶縁膜で形
成したことをＩ！＃黴とするＭＯＢ ’１１半導体装置
を第１の要旨とするものである。
ゲート絶縁膜を介してダート電極を設けたＭＯＢ ！１
１牛導体装置において、前記ダート絶縁膜の少なくとも
ドレイン近傍を、他の部分よ〕誘電率の低い絶縁膜で形
成したことをＩ！＃黴とするＭＯＢ ’１１半導体装置
を第１の要旨とするものである。
また本発明は、半導体基板上に第１の絶縁膜を設ける工
程と、この第１０絶縁真上にダート電極材料を堆積する
工程と、このｆ−）電極材料のＩ臂ターニングと同時Ｋ
ｔたはノぐターニング後、第１の絶縁膜をサイドエツチ
ングして、オーバーハング部を形成する工程と、前記第
ｌの絶縁膜よ〕誘電率の低い第２の絶縁膜をオーバーハ
ング部に設ける工程と、前記第１および第２の絶縁膜を
パターニングし複合構成としりｒ−ト絶縁膜を形成する
工程と、前記ダート絶縁膜の誘電率が低い第２の絶縁膜
下部にソース、ドレインを形成すゐ工程どからなること
を特徴とするＭＯＢ ｇ半導体装置の製造方法を第２の
要旨とするものである。
程と、この第１０絶縁真上にダート電極材料を堆積する
工程と、このｆ−）電極材料のＩ臂ターニングと同時Ｋ
ｔたはノぐターニング後、第１の絶縁膜をサイドエツチ
ングして、オーバーハング部を形成する工程と、前記第
ｌの絶縁膜よ〕誘電率の低い第２の絶縁膜をオーバーハ
ング部に設ける工程と、前記第１および第２の絶縁膜を
パターニングし複合構成としりｒ−ト絶縁膜を形成する
工程と、前記ダート絶縁膜の誘電率が低い第２の絶縁膜
下部にソース、ドレインを形成すゐ工程どからなること
を特徴とするＭＯＢ ｇ半導体装置の製造方法を第２の
要旨とするものである。
更に本発明は半導体基板上にパターニングされた第１の
絶縁膜を設ける工程と、第１の絶縁膜をマスクとして、
また社この上に設りた／譬ター二／グされたマスキング
材料をマスクとして露出した半導体基板上に誘電率の異
なる第２０絶縁膜を設ける工程と、前記第１および第２
の絶縁膜を／奢ターニングして複合１１１成としたｒ−
ト絶縁膜を形成する工程と、このダート絶縁膜の上にダ
ート電極を設ける工程と、前記ｆ−）絶縁膜を組成する
誘電率の低い第１または第２の絶縁膜の下部にドレイン
を形成する工１とからなることを特徴とするＭＯ８ｒ１
ｉ半導体装置の製造方法を第３の要旨とするものである
。
絶縁膜を設ける工程と、第１の絶縁膜をマスクとして、
また社この上に設りた／譬ター二／グされたマスキング
材料をマスクとして露出した半導体基板上に誘電率の異
なる第２０絶縁膜を設ける工程と、前記第１および第２
の絶縁膜を／奢ターニングして複合１１１成としたｒ−
ト絶縁膜を形成する工程と、このダート絶縁膜の上にダ
ート電極を設ける工程と、前記ｆ−）絶縁膜を組成する
誘電率の低い第１または第２の絶縁膜の下部にドレイン
を形成する工１とからなることを特徴とするＭＯ８ｒ１
ｉ半導体装置の製造方法を第３の要旨とするものである
。
以下本発明の詳細な説明する。
本発明において複合構成としたゲート絶縁膜の構成要素
となる第１の絶縁膜および、これと誘電率の異なる第２
の絶縁膜としては、例えば８１５Ｎ４ ｅ ８１０２
、 ’ＴａＯ２などが挙げられる。′＊り誘電率の異な
る第１および第２の絶縁膜の組合せとしては、例えば８
１．Ｎ４と５ＳＯ２（誘電率比約７＝４）、あるいはＴ
ａＯ２と８１．Ｎ４との組合せがあり、誘電率の低い方
の絶縁物の下部にドレインを形成する。
となる第１の絶縁膜および、これと誘電率の異なる第２
の絶縁膜としては、例えば８１５Ｎ４ ｅ ８１０２
、 ’ＴａＯ２などが挙げられる。′＊り誘電率の異な
る第１および第２の絶縁膜の組合せとしては、例えば８
１．Ｎ４と５ＳＯ２（誘電率比約７＝４）、あるいはＴ
ａＯ２と８１．Ｎ４との組合せがあり、誘電率の低い方
の絶縁物の下部にドレインを形成する。
ｊ！に、第１および第２の絶縁膜の形成方法としては、
絶縁物の堆積、あるいは基板表面の酸化または窒化によ
って形成しても良い・を九本発明においてダート電極と
なる材料としては、例えば多結晶シリコン、単結晶シリ
コン、アモルファスシリコン、メタルシリサイド、ある
いはメタルなどが用いられる。
絶縁物の堆積、あるいは基板表面の酸化または窒化によ
って形成しても良い・を九本発明においてダート電極と
なる材料としては、例えば多結晶シリコン、単結晶シリ
コン、アモルファスシリコン、メタルシリサイド、ある
いはメタルなどが用いられる。
次に本発明の実施例を図面を参照して詳細に説明する。
第２図は本発明の一実施例を示すもので、先ず第２図（
４）に示すように、例えばＰ（１００）シリコン基板な
どの半導体基板１上に、素子領域とフィールド領域（図
示せず）とを形成した後、素子領域上に第１の絶縁膜６
１ｋを形成する０次にこの上にダート電極材料を堆積し
た後、これをノ４ターニングしてｆ−）電極５を形成す
る。
４）に示すように、例えばＰ（１００）シリコン基板な
どの半導体基板１上に、素子領域とフィールド領域（図
示せず）とを形成した後、素子領域上に第１の絶縁膜６
１ｋを形成する０次にこの上にダート電極材料を堆積し
た後、これをノ４ターニングしてｆ−）電極５を形成す
る。
次いで第１の絶縁１１１ｊａを前記ダート電極５をマス
クとしてエツチングすると、同図側）に示すようにゲー
ト電極５の下部に位置する第１０絶縁膜６ａがサイドエ
ツチングされて、オーバーハング部１ ｍ ＋ ７ ｂ
が形成される。なお仁の場合、ダート電極材料のパター
ニング時に同時に第１の絶縁膜６鳳をエツチングして奄
良い。
クとしてエツチングすると、同図側）に示すようにゲー
ト電極５の下部に位置する第１０絶縁膜６ａがサイドエ
ツチングされて、オーバーハング部１ ｍ ＋ ７ ｂ
が形成される。なお仁の場合、ダート電極材料のパター
ニング時に同時に第１の絶縁膜６鳳をエツチングして奄
良い。
この後、全面に第２の絶縁＃６ｂを堆積して、同図輯）
ニ示ｔ ヨ５ Ｋ％ オーａｉ−／％ ｙ／ｗＡｙ ａ
。
ニ示ｔ ヨ５ Ｋ％ オーａｉ−／％ ｙ／ｗＡｙ ａ
。
７ｂＫも第２の絶縁膜６ｂｔ埋め込む、この場合例えば
第１の絶縁ａεａ ｔ８１３Ｎ４とすれば、第２の絶縁
膜６ｂとして、これよ）誘電率の低い５ｔｏ２を用いる
。
第１の絶縁ａεａ ｔ８１３Ｎ４とすれば、第２の絶縁
膜６ｂとして、これよ）誘電率の低い５ｔｏ２を用いる
。
次に、リアクティブイオンエツチングなどのサイドエツ
チングのほとんど起らない異方性エツチングによシ全Ｗ
Ｋ堆積した第２の絶縁膜６ｂを除去すると、同［１＠に
示すようにオーバーハング部７ａ＊７ｂに第２の絶縁膜
６ｂが残留して、第１の絶縁膜６＆の両側に誘電率の低
い第２の絶縁膜６ｂ、６ｂが平面的に配置された複合構
成のゲート絶縁膜６が形成される。
チングのほとんど起らない異方性エツチングによシ全Ｗ
Ｋ堆積した第２の絶縁膜６ｂを除去すると、同［１＠に
示すようにオーバーハング部７ａ＊７ｂに第２の絶縁膜
６ｂが残留して、第１の絶縁膜６＆の両側に誘電率の低
い第２の絶縁膜６ｂ、６ｂが平面的に配置された複合構
成のゲート絶縁膜６が形成される。
次いで、ダート絶縁膜６の誘電率の低い第２の絶縁膜６
ｂ、６ｂの下部の半導体基板１に不純物を拡散して、ソ
ース２とドレイン３を形成し、同図（至）に示す如きＭ
Ｏ８１１半導体装置とする。
ｂ、６ｂの下部の半導体基板１に不純物を拡散して、ソ
ース２とドレイン３を形成し、同図（至）に示す如きＭ
Ｏ８１１半導体装置とする。
上記構造のＭｏ５ｒＩｉ牛導体装置の作用について第３
図を参照して説明する。
図を参照して説明する。
ジャ／クシ璽ンブレイクダウン電圧はダート電圧がＯｖ
近くになったとき、ドレイン３とチイネル領域の境界ａ
＆付近で発生することを先に説明した。これは半導体基
板１中の空乏層９Ｋかかる電界が境界８ｍの近辺で最も
太きくなるからである。従りてジャンクシ璽ンブレイク
ダウン電圧を上げるには、半導体基板１中にかかる電界
を小さくする必要がある。ところで半導体基板１にかか
る電圧は単純にいえば空乏層１、のキャノ臂シタンスと
ｒ−ト絶縁膜６のキャパシタンスとの直列につなが−）
たキイＩダシタンスの容量分割によって決まる。従って
ゲート絶縁膜６の誘電率を小さくすれば、このキイ／４
シタンスも小さくカシ空乏層９にかかる電圧の割合が小
さく表って、ジャンクシ璽ンブレイクダウン電圧が上が
ることになる。
近くになったとき、ドレイン３とチイネル領域の境界ａ
＆付近で発生することを先に説明した。これは半導体基
板１中の空乏層９Ｋかかる電界が境界８ｍの近辺で最も
太きくなるからである。従りてジャンクシ璽ンブレイク
ダウン電圧を上げるには、半導体基板１中にかかる電界
を小さくする必要がある。ところで半導体基板１にかか
る電圧は単純にいえば空乏層１、のキャノ臂シタンスと
ｒ−ト絶縁膜６のキャパシタンスとの直列につなが−）
たキイＩダシタンスの容量分割によって決まる。従って
ゲート絶縁膜６の誘電率を小さくすれば、このキイ／４
シタンスも小さくカシ空乏層９にかかる電圧の割合が小
さく表って、ジャンクシ璽ンブレイクダウン電圧が上が
ることになる。
ところがゲート絶縁膜６の全体を誘電率の低い絶縁膜で
形成すると、ジャンクシ冒ンブレイクダウン電圧が上が
る反面、ｒ−ト絶縁膜６０キイパシタンス全体が小さく
なりてしまり。
形成すると、ジャンクシ冒ンブレイクダウン電圧が上が
る反面、ｒ−ト絶縁膜６０キイパシタンス全体が小さく
なりてしまり。
ＭＯ８１１半導体装置の特性はダート絶縁ａｇのキャノ
臂シタンスで決まり、誘電率を小さくしてキャパシタン
スを小さくしたということは、実効的にｒ−ト膜厚を厚
くしたのと同じ効果をよび、スフ−リングなどの微細化
の手法に反する。従って本発明の如く、最も電界の大き
くかがるドレイン３の近傍部分、即ちダート絶縁膜６の
第２０絶縁農６１を、部分的に誘電率の低い絶縁物で形
成することにょシ、全体的な特性を余多低下させること
なくジｆンクシ璽ンブレイクダウン電圧を上げることが
できるものである。
臂シタンスで決まり、誘電率を小さくしてキャパシタン
スを小さくしたということは、実効的にｒ−ト膜厚を厚
くしたのと同じ効果をよび、スフ−リングなどの微細化
の手法に反する。従って本発明の如く、最も電界の大き
くかがるドレイン３の近傍部分、即ちダート絶縁膜６の
第２０絶縁農６１を、部分的に誘電率の低い絶縁物で形
成することにょシ、全体的な特性を余多低下させること
なくジｆンクシ璽ンブレイクダウン電圧を上げることが
できるものである。
な訃上記実施例ではダート絶縁膜６の形成に、第１の絶
縁膜６ｍのサイドエツチングを利用して複合構成とする
方法について示した、以下化の方法について説明する。
縁膜６ｍのサイドエツチングを利用して複合構成とする
方法について示した、以下化の方法について説明する。
先ず島４図に）に示すように半導体基板１上に、素子領
域とフィールド領域とを形成した後、素子領域上に第１
の絶縁膜６１を設秒る。次にこの第１の絶縁膜６ａ上に
レジストなどのマスキング材料１０を堆積した後、パタ
ーニングし、これをマスクとして同図φ）に示すように
第１の絶縁膜６ａをエツチングして、半導体基板１０表
面を露出させる。
域とフィールド領域とを形成した後、素子領域上に第１
の絶縁膜６１を設秒る。次にこの第１の絶縁膜６ａ上に
レジストなどのマスキング材料１０を堆積した後、パタ
ーニングし、これをマスクとして同図φ）に示すように
第１の絶縁膜６ａをエツチングして、半導体基板１０表
面を露出させる。
次に、同図幻に示すように前記［１の絶縁膜６ａより誘
電率の小さい第２の絶縁膜６ｂを全面に堆積する。
電率の小さい第２の絶縁膜６ｂを全面に堆積する。
この後、）臂ターニングされた前記マスキング材料１０
と、この上に堆積した第２の絶縁膜６ｂを剥離除去して
、同図の）Ｋ示すように複合構成のダート絶縁１１ｇを
形成する。
と、この上に堆積した第２の絶縁膜６ｂを剥離除去して
、同図の）Ｋ示すように複合構成のダート絶縁１１ｇを
形成する。
以下、ｒ−）電極材料を堆積して、ｒ−）電極５を形成
した後、ソース２、ドレインＳを形成する工＠は上記実
施例の第２図の）および働と同様である。
した後、ソース２、ドレインＳを形成する工＠は上記実
施例の第２図の）および働と同様である。
第５図は他の方法を示すもので、先ず第５９に）に示す
ように、耐酸化性、あるいは耐窒化性を有する第１の絶
縁膜６ａを半導体基板ｌの表面に形成する。
ように、耐酸化性、あるいは耐窒化性を有する第１の絶
縁膜６ａを半導体基板ｌの表面に形成する。
次に前記第１の絶縁膜６ａをパターニングして、同図０
１）に示すように半導体基板１０表面を露出させる。こ
の後、パターニングされた前記第１の絶縁膜６ａをマス
クとして、これ・より誘電率の低い第２の絶縁＊ｇｂを
、酸化あるい祉窒化により露出した基板表面に成長させ
て同図（Ｃ）に示すように複合構成のダート絶縁膜６を
形成するものである。なおこの様な方法を適用する例と
して絋、第１の絶縁膜６ａをＩｌｌ、！’Ｊ４とし、第
２の絶縁膜６ｂとして８１０２を用いた場合が挙げられ
る。
１）に示すように半導体基板１０表面を露出させる。こ
の後、パターニングされた前記第１の絶縁膜６ａをマス
クとして、これ・より誘電率の低い第２の絶縁＊ｇｂを
、酸化あるい祉窒化により露出した基板表面に成長させ
て同図（Ｃ）に示すように複合構成のダート絶縁膜６を
形成するものである。なおこの様な方法を適用する例と
して絋、第１の絶縁膜６ａをＩｌｌ、！’Ｊ４とし、第
２の絶縁膜６ｂとして８１０２を用いた場合が挙げられ
る。
以下ダート電４Ｉ５、ソース２、ドレイン３を形成して
第３図に示すＭＯＳ ｆｉ半導体装置を作る工程は前記
実施例と同様である。
第３図に示すＭＯＳ ｆｉ半導体装置を作る工程は前記
実施例と同様である。
なお第１の絶縁膜ＣａＫ耐酸化性や耐窒化性がない場合
には、第６図（Ａ）に示すように第１の絶縁膜６ａの上
に、耐酸化性や耐窒化性を有するマスキング材料１０を
堆積して／ぐターニングする。次にこれをマスクとして
同図０１）Ｋ示すように、露出した基板表面に誘電率の
低い第２の絶縁膜６ｂを成長させた後、マスキング材料
１０を剥離する。
には、第６図（Ａ）に示すように第１の絶縁膜６ａの上
に、耐酸化性や耐窒化性を有するマスキング材料１０を
堆積して／ぐターニングする。次にこれをマスクとして
同図０１）Ｋ示すように、露出した基板表面に誘電率の
低い第２の絶縁膜６ｂを成長させた後、マスキング材料
１０を剥離する。
ｔた上記実施例では何れも誘電率の高い第１の絶縁膜６
ａから先に形成する方法について示したが、菖７図に示
すように、この逆の方法でも良い。
ａから先に形成する方法について示したが、菖７図に示
すように、この逆の方法でも良い。
先ずＩ！７図に）に示すように半導体基板１（Ｄ全面に
耐酸化性あるいは耐窒化性を有する第２の絶縁膜ｇｂを
設けて、これをパターニングし、基板の表面をＩｌｌ田
させる。
耐酸化性あるいは耐窒化性を有する第２の絶縁膜ｇｂを
設けて、これをパターニングし、基板の表面をＩｌｌ田
させる。
次に同図０１）Ｋ示すようにパターニングした第２の絶
縁膜６ｂをマスクとして、これより誘電率の高い第１の
絶縁膜６ａを基板表面に窒化などにより成長させて、複
合構成としたｆｆ−）絶縁膜６を形成する。以下ダート
電極４、ソース２、ドレイン３を形成してＭＯ８ｆｉ半
導体装置を作石工ＩＩは同様である。
縁膜６ｂをマスクとして、これより誘電率の高い第１の
絶縁膜６ａを基板表面に窒化などにより成長させて、複
合構成としたｆｆ−）絶縁膜６を形成する。以下ダート
電極４、ソース２、ドレイン３を形成してＭＯ８ｆｉ半
導体装置を作石工ＩＩは同様である。
なお、第２の絶縁膜６ｂに耐酸化性や耐窒化性がない場
合には第８図■に示すように第２の絶縁膜６ｂ上に耐酸
化性や耐窒化性を有するマスキング材料１０を堆積して
パターニングし、これをマスクとして同図Φ）に示すよ
うに、露出し次基板表面に第１の絶縁膜６ａを成長させ
て複合構成のｆ−）絶縁膜６としても良い。
合には第８図■に示すように第２の絶縁膜６ｂ上に耐酸
化性や耐窒化性を有するマスキング材料１０を堆積して
パターニングし、これをマスクとして同図Φ）に示すよ
うに、露出し次基板表面に第１の絶縁膜６ａを成長させ
て複合構成のｆ−）絶縁膜６としても良い。
上記方法では何れも第３図に示す複合構成のｆ−）絶縁
膜６を有するＭＯ８１１半導体装電な製造する場合につ
いて示し九が、次に夫々異なる複合構成のゲート絶縁膜
６を有するＭＯ８型半導体装置について説明する。
膜６を有するＭＯ８１１半導体装電な製造する場合につ
いて示し九が、次に夫々異なる複合構成のゲート絶縁膜
６を有するＭＯ８型半導体装置について説明する。
第９図は誘電率の高い第１の絶縁膜６ａの両側に、これ
より膜厚が厚く、誘電率が低い第２の絶縁膜６ｂ、σｂ
を配置して段差のあるｒ−ト絶縁膜６としたものである
。
より膜厚が厚く、誘電率が低い第２の絶縁膜６ｂ、σｂ
を配置して段差のあるｒ−ト絶縁膜６としたものである
。
＠１０ｆｆＦｉ、ｊ１！９図に示すものとは逆に第２の
絶縁膜６ｂの膜厚を、ジャンクシ冒ンブレイクダウン電
圧低下の許す限シ薄くして複合構成としたダート絶縁膜
６を用いたものである。
絶縁膜６ｂの膜厚を、ジャンクシ冒ンブレイクダウン電
圧低下の許す限シ薄くして複合構成としたダート絶縁膜
６を用いたものである。
更に第１１図は誘電率の高い第１の絶縁膜６ａの両端側
（ソース・ドレイン側）を薄く形成し、この薄い部分に
、誘電率の低い第２の絶縁膜６ｂを積層して表両を平坦
化し、ソース２とドレイン３の近傍のみ全体として誘電
率を低くしたものである。
（ソース・ドレイン側）を薄く形成し、この薄い部分に
、誘電率の低い第２の絶縁膜６ｂを積層して表両を平坦
化し、ソース２とドレイン３の近傍のみ全体として誘電
率を低くしたものである。
第１２図は誘電率の高い第１の絶縁膜６ａをｒ−計電極
５の幅と同じく全体に形成し、ソース２、およびドレイ
ン３とチャネル領域との境界８ ａ ＃ Ｊｌ ｂの近
傍にのみ、誘電率の低い第２０絶縁膜６ｂを局部的に設
けて縞状Ｏ複合構成としたダート絶縁膜６を用いたもの
である。
５の幅と同じく全体に形成し、ソース２、およびドレイ
ン３とチャネル領域との境界８ ａ ＃ Ｊｌ ｂの近
傍にのみ、誘電率の低い第２０絶縁膜６ｂを局部的に設
けて縞状Ｏ複合構成としたダート絶縁膜６を用いたもの
である。
第１３図は、第１２図の変形例で、ドレイン３とチャネ
ル領域との境界８ａの近傍にのみ誘電率の低い第２の絶
縁膜６ｂを局部的に設けて複合構成としたｆ−）絶縁膜
６を用いたものである。
ル領域との境界８ａの近傍にのみ誘電率の低い第２の絶
縁膜６ｂを局部的に設けて複合構成としたｆ−）絶縁膜
６を用いたものである。
更に第１４図は、ソース２側に誘電率の高い第１の絶縁
膜６ａを設け、これと隣接してドレイン３側に誘電率の
低い第２の絶縁膜６ｂを設けて複合構成としたダート絶
縁膜６を用いたものである。
膜６ａを設け、これと隣接してドレイン３側に誘電率の
低い第２の絶縁膜６ｂを設けて複合構成としたダート絶
縁膜６を用いたものである。
なお、上記実施例では、何れも第１の絶縁膜Ｉｉａを誘
電率が高く、また第２の絶縁膜６ｂを誘電率の低い絶縁
物として説明したが、少なくともドレイン３偶に誘電率
の低い絶縁物が位置する構成でおれば、第１の絶縁膜６
＊ｔ−誘電率が低く、第２の絶縁膜ｅｂｔ＠電率が高い
絶縁−としても良い。
電率が高く、また第２の絶縁膜６ｂを誘電率の低い絶縁
物として説明したが、少なくともドレイン３偶に誘電率
の低い絶縁物が位置する構成でおれば、第１の絶縁膜６
＊ｔ−誘電率が低く、第２の絶縁膜ｅｂｔ＠電率が高い
絶縁−としても良い。
以上説明した如く、本発明に係わるＭＯ８型半導体装置
およびその製造方法によれば、ダート絶縁膜の少なくと
もドレイン近傍を、誘電率の低い絶縁膜で形成すること
Ｋより、ドレイン・ダート間の空乏層に加わる電圧を低
くして、ジ丁ンクシ嘗ンブレイクダウン電圧を上げ、ダ
ート絶縁膜の薄膜化を可能にして回路の微細化を図るこ
とができるものである。
およびその製造方法によれば、ダート絶縁膜の少なくと
もドレイン近傍を、誘電率の低い絶縁膜で形成すること
Ｋより、ドレイン・ダート間の空乏層に加わる電圧を低
くして、ジ丁ンクシ嘗ンブレイクダウン電圧を上げ、ダ
ート絶縁膜の薄膜化を可能にして回路の微細化を図るこ
とができるものである。
第１図は従来のＭＯＳ Ｍ半導体装置を示す断面図、第
２図（４）乃至（至）は本発明の一実施例によるＭＯ８
３半導体装置を製造する工程を順次示す断面図、第３図
は第２図のＭＯａ型半導体装置の作用を説明するための
断面図、第４図（Ａ）乃至（Ｄ）は他の方法によりゲー
ト絶縁膜を製造する工程を示す断面図、第５図（ト）乃
至（Ｃ）、第６図に）および（Ｂ）、第７図に）および
俤）、第８図に）および俤）拡夫夫異なる方法によｐｃ
−ト絶縁膜を製造する工程を示す断面図、第９図乃至第
１４図は夫々異なる複合構成のダート絶縁膜を設けｆｃ
ＭＯ８盤半導体装置の断面図である。 １・・・半導体基板、２・・・ソース、３・・・ドレイ
ン、４・・・ダート絶縁膜、５・・・ｆ−）電極、６ａ
・・・第１の絶縁膜、６ｂ・・・第２の絶縁膜、１ａ、
Ｆｂ・・・オーバーハング部、８ａｅｌｂ・・・ＩＩ界
、り・・・空乏層、１０・・・マスキング材料。 出願人代理人 弁理士 鈴 江 武 彦−１０／ａ 第３図 第７図
２図（４）乃至（至）は本発明の一実施例によるＭＯ８
３半導体装置を製造する工程を順次示す断面図、第３図
は第２図のＭＯａ型半導体装置の作用を説明するための
断面図、第４図（Ａ）乃至（Ｄ）は他の方法によりゲー
ト絶縁膜を製造する工程を示す断面図、第５図（ト）乃
至（Ｃ）、第６図に）および（Ｂ）、第７図に）および
俤）、第８図に）および俤）拡夫夫異なる方法によｐｃ
−ト絶縁膜を製造する工程を示す断面図、第９図乃至第
１４図は夫々異なる複合構成のダート絶縁膜を設けｆｃ
ＭＯ８盤半導体装置の断面図である。 １・・・半導体基板、２・・・ソース、３・・・ドレイ
ン、４・・・ダート絶縁膜、５・・・ｆ−）電極、６ａ
・・・第１の絶縁膜、６ｂ・・・第２の絶縁膜、１ａ、
Ｆｂ・・・オーバーハング部、８ａｅｌｂ・・・ＩＩ界
、り・・・空乏層、１０・・・マスキング材料。 出願人代理人 弁理士 鈴 江 武 彦−１０／ａ 第３図 第７図
Claims (5)
- （１） ソース、ドレイン間のチャネル領域上に、ダ
ート絶縁膜を介してダート電極を設けたＭＯ８型半導体
装置において、前記ダート絶縁膜の少なくともドレイン
近傍を、他の部分よ〕誘電率の低い絶縁膜で形成したこ
とを特徴とするＭＯＢ型半導体装置。 - （２）半導体基板上に、第１の絶縁膜を設ける工程と、
この第１の絶縁膜上にゲート電極材料を堆積する工程と
、このダート電極材料をノ母ターニングしてｆ−）電極
を形成する工程と、前記？−）電極材料のパターニング
と同時に′ｔたＦｉｉ４ターニング後、第１の絶縁膜を
サイドエツチングして、オーバーハング部を形成する工
程と、前記第１の絶縁膜よシ誘電率の低い第２の結縁膜
をオーバーハング部に設ける工程と、前ｆ［ｉｌ！１お
よび第２の絶縁膜を）臂ターニン〆し複合構成としたｆ
ｆ−）絶縁膜を形成する工程と、前記ダート絶縁膜の誘
電率が低い第２０絶縁膜下部にソース又は、ドレインを
形成する工程とからなることを特徴とするＭＯＳ ｌｉ
！半導体装置０製造方法。 - （３）ｆ−）絶縁膜を構成する第１および第２の絶縁膜
を、絶縁物の堆積、あるいは基板表面の酸化または窒化
によ）形成することを特徴とする特許請求の範囲第２項
記載のＭＯ８１１半導体装置の製造方法。 - （４）半導体基板上に、ノ臂ターニングされた第１の絶
縁膜を設ける工程と、第１の絶縁膜をマスクとして、ｔ
たはこの上に設けたパターニングされたアスキング材料
をマスクとして露出した半導体基板上に誘電率の異なる
纂２の絶縁膜を設ける工程と、前記第１および第２０絶
縁膜をパターニングして複合構成としたダート絶縁膜を
形成する工程と、こＣＨＩ’−）絶縁ｌＩＯ上にダート
電極を設ける工程と、前記ｆ−）絶縁属を構成する誘電
率の低い第１または第２の絶縁膜の下部にドレインを形
成する工程とからなることを特徴とするＭＯＢ ｍｌ半
導体装置の製造方法。 - （５） ダート絶縁膜を構成するＩｌｌおよび馬２の
絶縁膜を、絶縁物の堆積、あるいは基板表面の酸化ｔた
は窒化によシ形成することを特徴とする特許請求の範囲
第４項記載のＭＯＢ ＩＩＩｍｌ半導体装置造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181808A JPS5884462A (ja) | 1981-11-13 | 1981-11-13 | Ｍｏｓ型半導体装置およびその装造方製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56181808A JPS5884462A (ja) | 1981-11-13 | 1981-11-13 | Ｍｏｓ型半導体装置およびその装造方製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5884462A true JPS5884462A (ja) | 1983-05-20 |
Family
ID=16107197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56181808A Pending JPS5884462A (ja) | 1981-11-13 | 1981-11-13 | Ｍｏｓ型半導体装置およびその装造方製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5884462A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181468A (ja) * | 1987-01-23 | 1988-07-26 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPH01280321A (ja) * | 1988-05-06 | 1989-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2000049643A3 (en) * | 1999-02-16 | 2001-02-15 | Philips Semiconductor Inc | Gate insulator comprising high and low dielectric constant parts |
| EP1067597A3 (en) * | 1999-05-07 | 2004-07-28 | Chartered Semiconductor Manufacturing Pte Ltd. | Transitors with low overlap capacitance |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
-
1981
- 1981-11-13 JP JP56181808A patent/JPS5884462A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63181468A (ja) * | 1987-01-23 | 1988-07-26 | Fujitsu Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPH01280321A (ja) * | 1988-05-06 | 1989-11-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| WO2000049643A3 (en) * | 1999-02-16 | 2001-02-15 | Philips Semiconductor Inc | Gate insulator comprising high and low dielectric constant parts |
| EP1067597A3 (en) * | 1999-05-07 | 2004-07-28 | Chartered Semiconductor Manufacturing Pte Ltd. | Transitors with low overlap capacitance |
| JP2010267964A (ja) * | 2009-05-14 | 2010-11-25 | Internatl Business Mach Corp <Ibm> | 非対称型半導体デバイス及び製造方法 |
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