JPH0332086B2 - - Google Patents

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は、デジタル制御装置におけるクロツク
制御回路に関し、特にクロツク停止の検出および
クロツク切替制御に関する。

従来技術 近年半導体集積回路の著しい進歩、特にメモリ
集積回路の大容量化によつてメモリが小形化され
かつビツト当りの単価が低減されたこと等によつ
て、電子デイスクと呼ばれる大規模外部記憶装置
が使用されるようになつた。これは、半導体集積
回路による記憶装置であつて高速動作であり、該
記憶装置と入出力装置間のデータ転送は、クロツ
ク同期式で行なうのが最も適当である。クロツク
同期式でデータ転送を行なうためには、入出力装
置からクロツクの供給を受けて、そのクロツクに
よつて動作する必要がある。しかし、外部記憶装
置が、入出力装置から供給されるクロツクのみに
よつて動作するように設計すると、入出力装置の
クロツクが停止した場合に外部記憶装置の動作用
クロツクが停止してしまい、記憶素子のリフレツ
シユ動作ができなくなり、安価なダイナミツク
RAMが採用できなくなるという問題がある。そ
こで、従来、入出力装置のクロツクが停止した場
合は、入出力装置からクロツク停止信号を外部記
憶装置に送り、外部記憶装置は上記信号を受ける
と、自装置に内蔵するクロツクに切換えてリフレ
ツシユ動作が継続できるようにしている。しか
し、入出力装置のクロツク系の故障等により、ク
ロツク停止信号による通知なしにクロツク供給が
停止された場合には、リフレツシユ動作が停止
し、記憶されていた情報が喪失されるという欠点
がある。上述のように、クロツク切替えを外部か
らの切替え制御信号によつて行なう従来クロツク
切替え方法（特公昭54−26343、クロツク切替制
御方式等参照）では、切替え制御信号の故障等に
よつて情報が喪失されるおそれがある。

発明の目的 本発明の目的は、上述の従来の欠点を解決し、
入出力装置等から供給されるクロツク自体を監視
して、クロツクが停止したことを自動的に検出
し、外部から供給されるクロツクが停止したとき
は、自身で内蔵するクロツクに切換えることがで
きるクロツク制御回路を提供することにある。

発明の構成 本発明のクロツク制御回路は、第１のクロツク
を遅延させる第１の遅延回路と、該第１の遅延回
路の出力によつて前記第１のクロツクを保持出力
する第１のフリツプフロツプと、前記第１の遅延
回路の出力をさらに遅延させる第２の遅延回路
と、該第２の遅延回路の出力によつて前記第１の
クロツクを保持出力する第２のフリツプフロツプ
と、該第２のフリツプフロツプの出力と前記第１
のフリツプフロツプの出力とを入力する排他的論
理和回路と、前記第１のクロツクとは独立に入力
される第２のクロツクを遅延させる第３の遅延回
路と、前記排他的論理回路の出力を反転させた信
号を上記第３の遅延回路の出力に同期して保持出
力する第１の同期化フリツプフロツプと、該第１
の同期化フリツプフロツプの出力によつて開かれ
前記第２のクロツクを通過させるゲートと、上記
第１の同期化フリツプフロツプの反転出力によつ
て開かれ前記排他的論理和回路の出力を通過させ
るゲートと、該ゲートの出力を前記第１のクロツ
クの遅延した信号に同期して保持出力する第２の
同期化フリツプフロツプと、該第２の同期化フリ
ツプフロツプの出力および前記第１の同期化フリ
ツプフロツプの反転出力が共に“１”であるとき
に閉かれて前記第１のクロツクを通過させるゲー
トとを備えて、前記第１のクロツクの停止したと
きは前記第２のクロツクに切替えて出力すること
を特徴とする。

発明の実施例 次に、本発明について、図面を参照して詳細に
説明する。

第１図は、本発明の一実施例を示すブロツク図
である。すなわち、バツフア２１を介して入力さ
れる第１のクロツクC₁を遅延させる第１の遅延
回路１０と、該第１の遅延回路１０の出力によつ
て前記第１のクロツクC₁を保持出力する第１の
フリツプフロツプ４と、前記第１の遅延回路１０
の出力をさらに遅延させる第２の遅延回路１１
と、該第２の遅延回路１１の出力によつて前記第
１のクロツクC₁を保持出力する第２のフリツプ
フロツプ５と、該第２のフリツプフロツプ５の出
力と前記第１のフリツプフロツプ４の出力とを入
力する排他的論理和回路１４と、バツフア２２を
介して前記第１のクロツクとは独立に入力される
第２のクロツクC₂を遅延させる第３の遅延回路
１３と、フリツプフロツプ８と９が継続接続され
て、前記排他的論理和回路１４の出力をインバー
タ２０によつて反転させた信号を上記第３の遅延
回路１３の出力に同期して保持出力する第１の同
期化フリツプフロツプと、該第１の同期化フリツ
プフロツプの出力によつて開かれて前記第２のク
ロツクC₂を通過させるゲート１８と、上記第１
の同期化フリツプフロツプの反転出力によつて開
かれ前記排他的論理和回路１４の出力を通過させ
るゲート１５と、フリツプフロツプ６と７とが継
続接続されていて、第４の遅延回路１２によつて
前記第１のクロツクC₁を遅延させた信号に同期
して前記ゲート１５の出力を保持出力する第２の
同期化フリツプフロツプと、該第２の同期化フリ
ツプフロツプの出力および前記第１の同期化フリ
ツプフロツプの出力が共に“１”であるときに
“１”を出力するゲート１６と、ゲート１６の出
力が“１”のとき開かれて前記第１のクロツツク
C₁を通過させるゲート１７と、ゲート１７の出
力する第１のクロツクC₁またはゲート１８の出
力する第２のクロツクC₂を通過させるオア回路
１９とから構成されている。

第１のクロツクC₁の周期をP₁とし、そのハイ
レベルの時間幅（“１”の期間）をw₁とすると、
第１の遅延回路１０の遅延時間τ₁は、 w₁＋nP₁＜τ₁＜（ｎ＋１）P₁ に設定され、第２の遅延回路１１の遅延時間τ₂
は、 （ｎ＋１）P₁＜τ₁＋τ₁＜（ｎ＋１）P₁＋w₁ を満足するように設定される。

第３の遅延回路１３の遅延時間τ₃は、第２のク
ロツクC₂の周期をP₂とし、そのハイレベルの時
間幅をw₂としたとき、 w₂＋nP₂＜τ₃＜（ｎ＋１）P₂ を満足するように設定する。

遅延回路１２の遅延時間τ₄は、 w₁＋nP₁＜τ₄＜（ｎ＋１）P₁ に設定されている。簡単の為にｎ＝０とすると、 w₁＜τ₁＜P₁ P₁＜τ₁＋τ₂＜P₁＋w₁ w₂＜τ₃＜P₂ w₁＜τ₄＜P₁ となる。第４の遅延回路１２を省略して、第１の
遅延回路１０の出力によつてフリツプフロツプ
６，７にタイミングパルスを供給するようにして
もよい。

本実施例は、以下に述べるように、第１のクロ
ツクC₁が停止したときはゲート１８を開いて第
２のクロツクC₂を出力することができる。

次に、本実施例の動作について、第１図および
第２図を参照して説明する。第２図は、本実施例
の各部信号を示すタイムチヤートである。今、第
１のクロツクC₁が第２図Ａに示すように、時刻t₁
からt₂までの間停止するものとし、第２のクロツ
クC₂は同図Ｂに示すように第１のクロツクC₁と
ほぼ同一周期で入力される独立したクロツクであ
るものとする。

第１のクロツクC₁が正常に入力されていると
きは、同図Ｃに示すように、第１のフリツプフロ
ツプ４の出力ａは常時ローレベルであり、第２の
フリツプフロツプ５の出力ｂは、同図Ｄに示すよ
うにハイレベルであるから、排他的論理和回路１
４の出力ｘはハイレベルである（同図Ｅ）。一方、
フリツプフロツプ８および９の出力は、共にロー
レベルであり、フリツプフロツプ９の反転出力は
ハイレベルであるから、ゲート１５の出力はハイ
レベルであり、フリツプフロツプ６の出力ｃおよ
びフリツプフロツプ７の出力ｄは共にハイレベル
である（同図Ｆ，Ｇ参照）。従つて、ゲート１６
の出力が“１”となつて、ゲート１７が開かれ、
ゲート１８は閉じられている。すなわち、第２の
クロツクC₂はゲート１８によつて阻止され、同
図Ｊに示すように、第１のクロツクC₁がゲート
１７およびオア回路１９を通してクロツク信号３
として出力されている。

次に、時刻t₁で第１のクロツクC₁が停止する
と、最後のクロツクがτ₁＋τ₂遅延して第２のフリ
ツプフロツプ５のクロツク入力に入力された時点
では第１のクロツクC₁が“０”であるから、第
２のフリツプフロツプ５の出力ｂは同図Ｄに示す
ように“１”から“０”に反転する。そこで、排
他的論理和回路１４の出力ｘも“１”から“０”
に反転する（同図Ｅ）。

排他的論理和回路１４の出力ｘが“０”になる
と、インバータ２０の出力が“１”になり、フリ
ツプフロツプ８が第３の遅延回路１３の出力によ
つてインバータ２０の出力を取込んでフリツプフ
ロツプ８の出力ｅが“１”となり、次いでフリツ
プフロツプ９の出力ｆが“１”となる（同図Ｈ，
Ｉ参照）。フリツプフロツプ９の出力ｆが“１”
になるとゲート１８が開かれて、同図Ｊに示すよ
うに第２のクロツクC₂がゲート１８およびオア
回路１９を通してクロツク信号３として出力され
る。一方、ゲート１５の出力は“０”となるが、
遅延回路１２の出力には第１のクロツクC₁が出
現しないので、フリツプフロツプ６，７は以前に
保持した“１”をそのまま保持している（同図
Ｆ，Ｇ）。ただし、フリツプフロツプ９の反転出
力によつてゲート１６が閉じているので、ゲート
１７は閉じている。なお、、フリツプフロツプ９
の出力ｆが“１”になる時点は、第２のクロツク
C₂がローレベルの期間中であるから、第２のク
ロツクC₂のクロツクパルス（ハイレベルの期間
をいうものとする）は、次のクロツクパルスの始
めから出力されることになり、、通常より幅の狭
いパルスが出力されることはない。なお、この時
点では、第１のクロツクC₁は既に停止している
のでクロツク信号３には第１のクロツクC₁が停
止してから、ある程度間隔をおいて第２のクロツ
クC₂が出力されるため、クロツク信号３が乱れ
ることはない。また、上述のようにゲート１７が
閉じているから、仮に上記切替時点で第１のクロ
ツクC₁が再び動作を開始したとしても直ちには
出力されないから、クロツク信号３が乱れること
はない。

第１のクロツクC₁の回復時の動作は、以下の
ようになる。今、時刻t₂で第１のクロツクC₁が回
復すると、τ₄だけ遅れて遅延回路１２からトリガ
パルスが出力され、フリツプフロツプ６がゲート
１５の出力“０”を取込んで、フリツプフロツプ
６の出力ｃが“１”から“０”に変化し、次いで
フリツプフロツプ７の出力ｄが“１”から“０”
に変化する（同図Ｆ，Ｇ）。一方、τ₁＋τ₂の遅延
で第２の遅延回路１１からトリガパルスが出力さ
れて第２のフリツプフロツプ５の出力ｂが“１”
になり（同図Ｄ）、排他的論理和回路１４の出力
ｘも“１”となる（同図Ｅ）。これによつて、イ
ンバータ２０の出力が“０”になり、第３の遅延
回路１３の出力時点でフリツプフロツプ８の出力
ｅが“０”に反転し、次いでフリツプフロツプ９
の出力ｆも“０”に反転する（同図Ｈ，Ｉ）。フ
リツプフロツプ９の出力ｆが“０”になるとゲー
ト１８が閉じて第２のクロツクC₂が阻止される
（同図Ｊ）。

一方、フリツプフロツプ９の反転出力が“１”
になり、ゲート１５の出力も“１”となる。その
後、遅延回路１２の出力によつてフリツプフロツ
プ６がゲート１５の出力を取込んで、フリツプフ
ロツプ６の出力ｃが“１”となり、次いでフリツ
プフロツプ７の出力ｄも“１”になる（同図Ｆ，
Ｇ）。これによつて、ゲート１６の出力が“１”
となり、ゲート１７が開かれて、第１のクロツク
C₁がゲート１７およびオア回路１９を通してク
ロツク信号３として出力される（同図Ｊ）。ゲー
ト１７が開く時点は、第１のクロツクC₁のロー
レベルの期間であるから、切替え時に幅の狭いパ
ルスが出力されることはない。なお、上述のよう
に、第２のクロツクC₂がゲート１８で阻止され
た後に、ある時間をおいて第１のクロツクC₁が
ゲート１７を通過するから、クロツク信号３が乱
れることなく、またクロツク周期が一時的にでも
短縮されることはない。

上述は、第１のクロツクC₁が“０”で停止し、
その後再び動作する場合について説明したが、第
１のクロツクC₁が“１”で停止した場合には、
停止中第１のフリツプフロツプ４の出力ａが
“１”になり、第２のフリツプフロツプ５の出力
ｂは“１”のままとなることにより、排他的論理
和回路１４の出力ｘが“０”になり、以後は上述
と同様に動作することができる。

本実施例は、クロツクの切替えに、外部からの
切替え制御を必要としないから、外部装置の故障
等によつてクロツクが停止したとき、クロツクの
停止自体を検出して確実に他のクロツクに切替え
ることができるという効果がある。

なお、上述は遅延時間τ₁〜τ₄等の設定をｎ＝０
として説明したが、ｎは任意の整数であれば上記
同様なクロツク制御が可能である。ただし、ｎが
大きい程、クロツクが停止してから切替えるまで
に要する時間が長くなる。また、第１の遅延回路
１０の遅延時間を、 （ｎ＋１）P₁＜τ₁＜（ｎ＋１）P₁＋w₂ とし、第２の遅延回路１１の遅延時間を、 w₁＋（ｎ＋１）P₁＜τ₁＋τ₂＜（ｎ＋２）P₁ となるように設定しても、第１および第２のフリ
ツプフロツプ４と５の関係が逆になるだけである
から、上述と同様に動作することは明白である。

本回路を大規模外部記憶装置に適用すれば、入
出力装置から供給される第１のクロツクの停止中
においては、内蔵する第２のクロツクによつて外
部記憶装置がリフレツシユ動作を継続することが
可能である。

発明の効果 以上のように、本発明においては、クロツクの
停止自体を検出して、クロツクが停止したとき
は、他のクロツクに切替えるように構成したか
ら、外部からのクロツク切替え制御が必要でな
く、クロツク停止時に確実に他のクロツクに切替
えることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は上記実施例の各部信号を示すタイムチヤ
ートである。 図において、３：クロツク信号、４：第１のフ
リツプフロツプ、５：第２のフリツプフロツプ、
６〜９：フリツプフロツプ、１０：第１の遅延回
路、１１：第２の遅延回路、１２：第４の遅延回
路、１３：第３の遅延回路、１４：排他的論理和
回路、１５〜１８：ゲート、１９：オア回路、２
０：インバータ、２１，２２：バツフア。

Claims (1)

【特許請求の範囲】
1. １ 第１のクロツクを遅延させる第１の遅延回路
   と、該第１の遅延回路の出力によつて前記第１の
   クロツクを保持出力する第１のフリツプフロツプ
   と、前記第１の遅延回路の出力をさらに遅延させ
   る第２の遅延回路と、該第２の遅延回路の出力に
   よつて前記第１のクロツクを保持出力する第２の
   フリツプフロツプと、該第２のフリツプフロツプ
   の出力と前記第１のフリツプフロツプの出力とを
   入力する排他的論理和回路と、前記第１のクロツ
   クとは独立に入力される第２のクロツクを遅延さ
   せる第３の遅延回路と、前記排他的論理和回路の
   出力を反転させた信号を上記第３の遅延回路の出
   力に同期して保持出力する第１の同期化フリツプ
   フロツプと、該第１の同期化フリツプフロツプの
   出力によつて開かれ前記第２のクロツクを通過さ
   せるゲートと、上記第１の同期化フリツプフロツ
   プの反転出力によつて開かれ前記排他的論理和回
   路の出力を通過させるゲートと、該ゲートの出力
   を前記第１のクロツクの遅延した信号に同期して
   保持出力する第２の同期化フリツプフロツプと、
   該第２の同期化フリツプフロツプの出力および前
   記第１の同期化フリツプフロツプの反転出力が共
   に“１”であるときに開かれて前記第１のクロツ
   クを通過させるゲートとを備えたことを特徴とす
   るクロツク制御回路。