JPH0332124Y2

JPH0332124Y2 -

Info

Publication number: JPH0332124Y2
Application number: JP1769882U
Authority: JP
Priority date: 1982-02-10
Filing date: 1982-02-10
Publication date: 1991-07-08
Also published as: JPS58121452U

Description

【考案の詳細な説明】本考案は、時系列的に１ビツトづつ送出された
データを受信したのちにデコードしてこのデータ
に応じた制御信号を発生するシリアルデータデコ
ーダに関する。

かかるシリアルデータデコーダは、例えば緊急
情報放送システムにおける受信側において使用さ
れる。この緊急情報放送システムにおいては、地
震等の災害時に放送局から緊急情報放送を送信
し、この緊急情報放送を一般受信者が備えた専用
形受信機で受信する。また、この緊急情報放送の
開始に先立ち、放送局から「警報」の意味を持つ
制御符号信号が音声帯域内の搬送波（例えば1024
Hzと640Hz）を用いるFSK（周波数シフトキーイ
ング）信号形式をもつて送出される。送出された
制御符号信号にはビツトパターンの相異なる例え
ば２種類のデータであるデータＡ、データＢが含
まれており、第１図に示す如くそれらはデータＡ
より順に交互に送出されるようになつている。そ
して、これらデータの各々は16ビツトで形成され
ており、１ビツト長は約15.6msec、１データ長
は250msecとなつている。かかるデータを受信し
てデコードするシリアルデータデコーダはデータ
をデコードしたのちに例えば受信機の音声出力回
路をオンにするための制御信号を出力するように
構成されている。従来、かかるシリアルデータデ
コーダにおいてはビツト同期回路等を設けず簡単
な構成にて、データが連続して送出された場合で
も送信側と同期をとるために発振器の精度を上げ
ること等がなされていたが発振周波数を送信側と
完全に一致させるのは困難なのでデータの連続転
送数が多くなると確実に受信することができなく
なることがあつた。

そこで、本考案の目的はデータの連続転送数が
多い場合でも確実にデータを受信してデコードで
きる簡単な構成のシリアルデータデコーダを提供
することである。

本考案によるシリアルデータデコーダは、１ビ
ツトづつ時系列的に送出され少なくとも２種類の
ビツトパターンを形成する所定数ビツトからなる
データを所定サンプリング周期をもつて１ビツト
づつ順次サンプリングしつつ記憶するシフトレジ
スタの出力におけるビツトパターンと、所定タイ
ミングで切換変更をなしつつ前記少なくとも２種
類のビツトパターンの各々と同一の少なくとも２
種類のビツトパターンを交互に択一的に発生させ
て得られた基準パターンとが前記所定サンプリン
グ周期と同一周期をもつてなした比較の結果所定
回数連続して一致したとき制御信号を発生する構
成となつている。

以下、本考案を第２図及び第３図を参照して詳
細に説明する。

第２図において、入力端子INを介して時系列
的に１ビツトづつ送出された16ビツトのデータ
Ａ、データＢの各々が交互にシフトレジスタ１の
直列入力端子に供給されている。シフトレジスタ
１には１ビツト長に相当する時間内に８回パルス
を出力するように発振周波数が設定されている発
振器２の出力パルスが供給されている。シフトレ
ジスタ１は、供給された出力パルスをサンプリン
グパルスとして使用して直列入力端子に供給され
ているビツトをラツチし、ラツチしたビツトを８
個目ごとの出力パルスによつて順次シフトさせて
ゆき16ビツトのデータを記憶する構成となつてい
る。このシフトレジスタ１として例えば128（＝16
×８）ビツトのシフトレジスタを使用し、この
128ビツトのシフトレジスタを形成する128個のフ
リツプフロツプのうちの１段目のフリツプフロツ
プから８ビツト間隔で順次選択した16個のフリツ
プフロツプに記憶された16ビツトのデータをレジ
スタ１の記憶データとして扱い、該16個のフリツ
プフロツプの出力をシフトレジスタ１の並列出力
とすることができる。このシフトレジスタ１の並
列出力は制御信号発生回路３に供給されている。
制御信号発生回路３は、シフトレジスタ１の並列
出力におけるビツトパターンとデータ切換回路４
の出力におけるビツトパターンとを発振器２の出
力パルスの発生タイミングとほぼ同タイミングで
比較する比較器と、それらビツトパターンが一致
した回数をカウントするカウンタとを含んで構成
されている。当該カウンタのカウント値が４にな
つたとき制御信号発生回路３は出力端子OUTに
制御信号ａを供給すると共にデータ切換回路４の
一方の切換指令入力端子及び補正用タイマ５のト
リガ入力端子にパルス信号ｂを供給する。また、
このとき同時に当該カウンタはクリアされるよう
になつている。また、制御信号発生回路３は比較
した２つのビツトパターンが不一致のとき不一致
パルス信号ｃを出力する。

データ切換回路４にはデータＡ、データＢの各
各と同一ビツトパターンを形成するビツト群から
なる２つのデータの各々が入力されており、デー
タ切換回路４は切換指令入力端子に供給されたパ
ルス信号ｂによつてデータ切換えをなしつつそれ
ら２つのデータのうちの一方を選択的に出力する
構成となつている。また、補正用タイマ５はトリ
ガ入力端子にパルス信号ｂが供給されたとき時間
幅Ｔのパルスｄの出力を開始する。補正用タイマ
５より出力されたパルスｄは１データタイマ６の
第１トリガ入力端子に供給される。１データタイ
マ６の第２トリガ入力端子には制御信号発生回路
３より不一致パルス信号ｃが供給される。この１
データタイマ６は、第１トリガ入力端子にパルス
ｄが供給されているとき第２トリガ入力端子に不
一致パルス信号ｃが供給されてもトリガされない
が第１トリガ入力端子に供給されたパルスｄが消
滅した時及びその後において不一致パルス信号ｃ
が発生した時の両時刻の各々においてトリガされ
るようになつている。すなわち、１データタイマ
６は、パルスｄの存在時はリセツト状態になり、
かつこのパルスｄの立ち下がりエツジ及び不一致
パルス信号ｃの立ち上がりエツジによつてトリガ
されて計時動作を開始するのである。そして、１
データタイマ６がトリガされるとその時から１デ
ータ長に等しい時間すなわち例えば250msec後に
パルス信号ｅが出力されるようになつている。こ
のパルス信号ｅは１データタイマ６の第３トリガ
入力端子に供給されてタイマ６をトリガしてスタ
ートせしめると共にデータ切換回路４の他方の切
換指令入力端子に供給されてデータ切換を指令す
る。

以上の構成において、データ切換回路４、補正
用タイマ５及び１データタイマ６によつて基準パ
ターンを発生するパターン発生回路が形成されて
いる。今、第４図Ａに示す如く、16ビツトのデー
タＡ、データＢの各々が交互に入力端子INに供
給されると、同図Ｂに示す如きデータＡの最後の
ビツトである16ビツト目が供給された直後におけ
る発振器２の最初の出力パルスによつてシフトレ
ジスタ１の１段目のフリツプフロツプにデータＡ
の16ビツト目が記憶される（時刻t₁）。第４図Ｃ
に示す如く、このデータＡの16ビツト目が存在す
る期間は、同図Ｄに示す発振器２の出力パルスが
８回発生する期間15.6msecに等しい。

レジスタ１の並列出力データは、第４図Ｅに示
す如く時刻t₁においてデータＡと同一のデータと
なる。このレジスタ１の並列出力データは、制御
信号発生回路３に供給されて発振器２の出力パル
スによつてデータ切換回路４の出力データとのパ
ターン比較がなされる。このとき、第４図Ｆに示
す如くデータ切換回路４からデータＡと同一のデ
ータが出力されていると、発振器２の出力パルス
によつてなされるパターン比較において、レジス
タ１の並列出力データとデータ切換回路４の出力
データのビツトパターンが一致し、一致した回数
が計数される。この一致した回数が４になると、
制御信号発生回路３から第４図Ｇに示す如く制御
信号ａが出力されると同時に同図Ｈに示す如くパ
ルス信号ｂが出力される（時刻t₂）。このパルス
信号ｂによつてデータ切換回路４の出力データの
切換がなされ、かつ補正用タイマ５がトリガされ
て第４図Ｉに示す如くパルスｄが出力される。こ
のパルスｄの発生によつて１データタイマ６が一
旦リセツトされる。尚、発振器２の出力パルスに
よつてなされるパターン比較において、レジスタ
１の並列出力データとデータ切換回路４の出力デ
ータのビツトパターンが一致しなかつたときは、
不一致パルス信号ｃが出力され、１データタイマ
６がトリガされる。この１データタイマ６の計時
動作は、250msec間に亘つてなされるので、例え
ばデータＡが供給され始めてからデータＡの16ビ
ツト目が供給される直前まで発振器２の出力パル
スに同期して不一致パルス信号ｃが出力され、１
データタイマ６の計時動作中にトリガ信号として
作用する不一致パルス信号ｃが繰り返して１デー
タタイマ６に供給されることとなる。しかしなが
ら、１データタイマ６は再トリガ形ではないの
で、計時動作中に不一致パルス信号ｃが供給され
ても計時動作を再スタートさせることはなく、継
続中の計時動作をそのまま続行する。

ここで、補正用タイマ５から出力されるパルス
ｄの時間幅Ｔが次式の如くなるようにタイマ５の
回路定数を設定することとする。

Ｔ＝（サンプリング周期）×｛（１ビツト時間中
のサンプリング回数）−（有効とする一致回数）｝そうすると、パルスｄの消滅時刻は、第４図
に示す如く最初のデータの16ビツト目の消滅時刻
にほぼ一致することになる。このパルスｄの消滅
時（時刻t₃）にパルスｄの立ち下がりエツジによ
つて１データタイマ６がトリガされて計時動作が
開始する。この１データタイマ６の計時動作中に
再びパルスｄが発生しなければ、第４図Ｊに示す
如く時刻t₃から250msec後にパルスｅが出力され
る。

尚、時刻t₂からデータＢの16ビツト目が入力端
子INに供給される直前までの期間において、レ
ジスタ１の並列出力データとデータ切換回路４の
出力データのビツトパターンが一致せず、発振器
２の出力パルスに同期して不一致パルス信号ｃが
出力される。上記期間のうち時刻t₂から時刻t₃ま
では、パルスｄが存在するため１データタイマ６
はリセツト状態のままとなる。また、上記期間の
うち時刻t₃以降においては、１データタイマ６は
上記した如く時刻t₃においてトリガされて計時動
作を開始し、不一致パルス信号ｃの発生にかかわ
らず、その計時動作を継続する。

また、最初のデータＡの次のデータＢの16ビツ
ト目が入力端子INに供給されたとき、発振器２
の出力パルスによつてなされるパターン比較にお
いて、レジスタ１の並列出力データとデータ切換
回路４の出力データのビツトパターンが一致した
ときは、データＡのときと同様に一致した回数が
４回になると制御信号ａ及びパルス信号ｂ，ｄが
出力される。そうすると、データＡのときと同様
にパルス信号ｂによつてデータ切換がなされ、パ
ルスｄの消滅時に１データタイマ６がトリガされ
るが、パルスｄの発生時に１データタイマ６は一
旦リセツトされて時刻t₃からなされていた計時動
作が停止するので、時刻t₃から250msec後に出力
される筈であつたパルス信号ｅは出力されなくな
るのである。また、同期ズレ等によつてレジスタ
１の並列出力データとデータ切換回路４の出力デ
ータのビツトパターンが一致しないときは、パル
スｄが発生しないので時刻t₃から250msec後に出
力されるパルス信号ｅによつてデータ切換回路４
の出力データの切換がなされる。

以上の動作において、最初のデータのデコード
終了時すなわち最初のデータの16ビツト目が４回
サンプリングされてパターン比較が終了した時点
で16ビツト目は消滅せずさらにサンプリングパル
スが４回発生する間存在し、パルスｄの消滅時刻
すなわち１データタイマ６のスタート時刻が最初
のデータの16ビツト目の消滅時刻すなわち次のデ
ータに切換る時刻とほぼ一致する。このため、次
のデータのビツトパターンと基準パターンとが同
期ズレ等によつて16ビツト目が到来すべき時刻か
らサンプリングパルスが４回発生する間一致しな
くてもサンプリングパルスが更に４回発生する間
は１データタイマ６からパルス信号ｅが出力され
ず、基準パターンが切換変更されることがないこ
ととなり、１ビツト長の半分程度の同期ズレが生
じた場合であつても確実にデータのデコードをな
すことができるものである。

第３図は、本考案によるシリアルデータデコー
ダの動作を示すフローチヤートである。このフロ
ーチヤートにおけるステツプS1〜S10は、時刻t₁
〜t₂における動作に対応する。また、ステツプ
S11〜S14は、不一致パルス信号ｃが出力された
時点において、補正用タイマ５が動作中でなく
（パルスｄが存在しない）かつ１データタイマ６
も動作中でない場合にはこの１データタイマ６が
トリガされて計時動作がスタートし、補正用タイ
マ５が動作中でなく（パルスｄが存在しない）か
つ１データタイマ６が動作中である場合にはこの
１データタイマ６の計時動作がそのまま継続し、
１データタイマ６の計時動作が終了した時点で１
データタイマ６の計時動作が再びスタートすると
共に基準パターンの切換変更がなされるという動
作に対応する。また、ステツプS15〜S16は、不
一致パルス信号ｃが出力された時点において、補
正用タイマ５が動作中であつた場合（パルスｄが
存在する）は、この補正用タイマ５がストツプし
た時点（パルスｄの消滅時）で１データタイマ６
がトリガされて計時動作がスタートするという動
作に対応する。このフローチヤートで示される動
作をなす装置としては第２図に示した回路に止ま
らず、種々の変形例が考えられるのであり、マイ
クロコンピユータを用いて第２図に示した回路に
均等な装置を構成することも当然考えられるので
ある。

以上詳述した如く本考案によるシリアルデータ
デコーダは、データを正しく受信したときに同期
ズレを補正できる構成となつているので、簡単な
構成にてデータの転送数が多い場合でも確実にデ
ータを受信してデコードすることができることと
なり、また、サンプリングパルスを発生する発振
器として１データ長に相当する時間内に１ビツト
長の半分に相当するサンプリング誤差が発生しな
い程度の精度を有する安価なものを使用すること
ができることとなる。

【図面の簡単な説明】

第１図は、データの転送形式を示す図、第２図
は、本考案の一実施例を示すブロツク図、第３図
は、本考案によるシリアルデータデコーダの動作
を示すフローチヤート、第４図は、第２図の回路
の各部の動作を示すタイムチヤートである。主要部分の符号の説明、１……シフトレジス
タ、２……発振器、３……制御信号発生回路、４
……データ切換回路、５……補正用タイマ、６…
…１データタイマ。

Claims

【実用新案登録請求の範囲】

１ビツトずつ時系列的に送出されるＭビツト
（Ｍは２以上の整数）のシリアルデータをこのシ
リアルデータの１ビツト長の１／Ｎ（Ｎは２以上
の整数）の時間に対応する所定のサンプリング周
期で１ビツトずつ順次サンプリングしつつ記憶す
るシフトレジスタと、前記シフトレジスタに記憶
されたデータを形成するビツト群からＮビツト間
隔で順次選択して得られるＭ個のビツトのビツト
パターンと予め定められた基準パターンとを前記
所定のサンプリング周期と同一の周期で比較しそ
の比較値がＬ回（Ｌ＜Ｎ）連続して一致したとき
に制御信号を発生する制御信号発生回路と、前記
制御信号の発生時から前記所定のサンプリング周
期の（Ｎ−Ｌ）倍の時間に亘つてトリガ信号を発
生する補正用タイマと、前記トリガ信号の存在時
に計時動作をリセツトすると共に前記トリガ信号
の消滅時から前記計時動作を開始して前記Ｍビツ
トのシリアルデータの全ビツトを送出するのに要
する時間が経過した時パターン切換指令信号を発
生する１データタイマと、前記制御信号の発生時
及び前記パターン切換指令信号の発生時に切換変
更をなしつつ少なくとも２種類の所定パターンを
交互にかつ択一的に前記基準パターンとして出力
する基準パターン発生回路とからなることを特徴
とするシリアルデータデコーダ。