JPH0332135A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、音声、データ、画像など種々の情報をセル
と呼ぶブロック単位に分割したものを高速で交換を行う
ためのセル交換装置に関するものである。

〔従来の技術〕

セルのヘッダ情報をハードウェアで直接参照して高速に
スイッチングする方式の一例として、従来からバンヤン
網と呼ばれるスイッチ網が知られている。

第５図は例えばデザインオブアンインテグレイティドサ
ービシズパケット　ネットワーク（Ｄｅｓｉｇｎ　ｏｆ
　ａｎ　Ｉｎｔｅｒｇｒａｔｅｄ　５ｅｒｖｉｃｅｓ　
ＰａｃｋｅｔＮｅｔｗｏｒｋ　）　、　アイイーイーイ
ージャーナルオンセレクティドエリアズインコξユニケ
ーションズ（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｎ　５ｅｌ
ｅｃｔｅｄ　Ａｒｅａｓ　ｉｎＣｏｍ＋＊ｕｎｔｃａｔ
ｉｏｎｓ）、　　Ｖｏｆ、５ＡＣ−４＋　　ｐｐ、１３
７３−ｉ３ｓｏ。

１１月、　１９８６に示されているバンヤン網の一例で
、図において、ｌａ、１．ｂは入力セル、２は入力ポー
ト、３は複数の２×２の単位スイッチ４でなる交換装置
、５は出力ポートある。

なお、前記の文献では、セルという名称のかわりにパケ
ットという名称が使われているが、マルチメディア情報
をブロック化して宛先情報を含むヘッダを付与するとい
う点で、セルもパケットも同じものを表現している。た
だし、一般には、パケットは、一つのブロックの長さは
可変として扱われているが、セルでは国際標準の規定に
従った固定長として扱われる点が異なっている。高速で
伝送・交換を行うＡ　Ｔ　Ｍ　（Ａｓｙｎｃｈｒｏｎｏ
ｕｓ　ＴｒａｎｓｆｅｒＭｏｄｅ　）通信では、セルと
いう呼称が使われるので、以下の従来例の説明において
もパケットの代わりにセルという用語を使用する。

次に動作について説明する。第５図において、複数の２
×２単位スイッチ４でなるセル交換装置３は、それぞれ
入力セル１　（ｌａ、ｌｂの総称）のヘッダ部ビット列
の対応するビットで出力ポートを選択するようになされ
、例えば、図中の左側第１列に並ぶ単位スイッチ４は、
ヘッダ部の先頭ビットがＯ″であれば、単位スイッチ４
の人力ポートを上側の出力ポー）５ａに接続し、“１”
であれば下側の出力ポー１５ｂに接続する。また、同様
に左側第２列に並ぶ単位スイッチ４は、入力セルｌのヘ
ッダ部の２番目のビットによって出力ポート５ｃ、５ｄ
の選択を行う、このような単位スイッチ４を並べて第５
図のように相互配線すると、目指す最終段の出力ポート
５の番号を２進数で表現して、セル１のヘッダ部に付与
しておくことにより、セル１をどの入力ポート２から入
力しても所望の出力ポート５に到達する。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているので
、同じ出力ポート５を目指すセルｌａおよびセルｉｂが
同時に入力ポート２に入力されるとブロッキング（衝突
）を起こすという課題があった。また、この課題に対処
するため、単位スイッチ４の入力部または内部にバッフ
ァメモリを持つ方式があるが、ある出力ポートへのセル
が集中した場合、バッファメモリが塞がり、他の出力ポ
ートへのセルもブロッキングされるという課題があった
。

この発明は上記のような課題を解消するためになされた
もので、ブロッキングを起こさず、１つの出力ポートに
セルが集中しても他の出力ポートへのセルに影響を与え
ないでスイッチングができるセル交換装置を得ることを
目的とする。

〔課題を解決するための手段〕

この発明に係るセル交換装置は、複数のセルを入力する
入力ポートを複数グループに分け、それぞれのグループ
ごとに、各入力セルを時分割多重化する入力段セル多重
化回路、およびこの入力段セル多重化回路の出力信号か
ら複数の出力ポートを複数のグループに分けたうちの特
定の出力ポートグループに向かうセルを選択して通過さ
せる入力段セル選択回路を有する入力段セル交換スイッ
チモジュールと、前段のセル選択回路から出力される特
定の出力ポートグループに向かうセルをそれぞれ書き込
む記憶回路、上記各出力段記憶回路に記憶されているセ
ルのアドレスを宛先別に管理記憶して、所定の出力規則
に従って記憶回路に記憶されているセルを読み出す記憶
制御回路、上記各出力段記憶回路から読み出されたセル
を多重化する出力段セル多重化回路、およびその出力段
セル多重化信号から特定の出力ポートグループまたは特
定の出力ポートに向かうセルを選択して通過させる出力
段セル選択回路を有する１または複数の出力段セル交換
スイッチモジュールと、時分割多重されたセルの速度を
出力ポートの速度に変換する速度変換回路を有するセル
出力段モジュールとを備えたものである。

〔作　用〕

この発明におけるセル交換装置は、全人力ポートに到着
したセルを複数のグループに分割し、グループ内の入力
段セル交換スイッチモジュールの入力段セル多重化回路
によってセルを一旦多重化した後、セル選択回路による
アドレスフィルタで出力ポートに振り分ける。この出力
を受けるｌまたは複数の出力段セル交換スイッチモジュ
ールは、セルを記憶回路に書き込み、記憶制御回路のも
とに、複数のグループに分けられた出力ポートのグルー
プ単位にセル多重化回路によって再びセル多重化を行っ
た後、セル選択回路による最終アドレスフィルタで各々
の出力ポートに向かって振り分けることで、セルが廃棄
される確率を低める。

〔実施例〕

以下、この発明による一実施例を図について説明する。

第１図は、セル交換装置３を示す全体回路図である。こ
のセル交換装置３は複数のセルを入力する入力ポート２
を複数のグループに分け、それぞれのグループ毎に、各
入力セルを交換処理する入力段セル交換スイッチモジュ
ール６０〜６３、前段のセル交換スイッチモジュールか
ら送出される特定の出力ポートグループに向かうセルを
交換処理する出力段セル交換スイッチモジュール７０〜
７３、および最終段にあるセル出力段モジュール８０〜
８３を有する。

上記入力段セル交換スイッチモジュール６０〜６３、例
えば入力段セル交換スイッチモジュール６０は、セルを
時分割多重する入力段セル多重化回路７と、この入力段
セル多重化回路７の出力信号から、複数の出力ポートを
複数のグループに分けたうちの特定の出力ポートグルー
プに向かうセルをアドレスフィルタで選択して振り分は
通過させる入力段セル選択回路８８〜８ｄとを備える。

また、出力段セル交換スイッチモジュール７０〜７３、
例えば出力段セル交換スイッチモジュール７０は、第２
図に示すように、前段のセル選択回路から出力される特
定の出力ポートグループに向かうセルの宛先を読み取り
分析し出力するヘッダ処理回路９ａ〜９ｄ、ヘッダ処理
回路９ａ〜９ｄより出力されたセルを、書き込みアドレ
スが指定されることでその番地に記憶することが出来、
また読み出しアドレスが指定されると書き込んだ順序に
は関係なく記憶したセルを読み出すことが出来る記憶回
路１０ａ−１０ｄと、記憶制御回路ｌｌ内にあり、記憶
回路が書き込んだセルのアドレスをヘッダ処理回路９ａ
〜９ｄを参照しながら出力ポートグループ（以下、出線
という）別に振り分けるアドレス交換回路１６と、振り
分けられたアドレスを出線別かつ先着順に書き込めるよ
うにした出線対応アドレスＦＩＦＯ１７ａ−１７ｄと、
記憶回路１０ａ−１０ｄにタイミングをはかりながら読
み出しアドレスを与え読み出しを許可する読み出し権付
与回路１８と、記憶回路１０ａ〜１０ｄからセルを読み
出した時に、その読み出しアドレスを空きアドレスとし
て管理保持し、記憶回路１０　ａ−１０ｄに新たなセル
が到来した時に書き込みアドレスとして提供する空きア
ドレス管理回路１９ａ〜１９ｄと、記憶回路１０ａ〜１
０ｄより読み出されたセルを多重化する出力段セル多重
化回路１２と、この出力信号のうち特定の出力ポートグ
ループのうちの特定のグループに向かうセルをアドレス
フィルタで選択して振り分は通過させる出力段セル選択
回路１３ａ−１３ｄとを備える。また、第１図において
、セル出力段モジュール８０〜８３、例えばセル出力段
モジュール８０は、時分割多重されたセルの速度を出力
ポートの速度に変換する速度変換回路１４ａ〜１４ｄを
備える。

次に動作について説明する。第１図において、セルは固
定長とし、人カセ、ルの到着はランダムであるが、入力
ポート■。〜Ｉ＋ｓに入力される前にセル入力位相が調
整され、全入力ポート２からのセル入力は同一のセル位
相で供給されるものとする。

まず、入力段（第１段目の）セル交換スイッチモジュー
ル６０〜６３の動作を、入力段セル交換スイッチモジュ
ール６０を例に第３図に基づいて説明する。入力信号ａ
　％　ｄの各々のセルは、セル多重化回路７で時分割さ
れて、第３図に示す信号ｅに多重化される。この信号ｅ
は、入力段セル交換スイッチモジュール６０の出力ポー
トの各々に対応した入力段セル選択回路８ａ〜８ｄによ
り、セルのヘッダ部に付与された第１のアドレスが検出
されて、例えば信号ｆ、ｐに示すように、所定の出力ポ
ートに向かうべきセルが選択されて出力される。第３図
では、第１のアドレスが“ｌ”となっているセルが信号
ｒに、第１のアドレスが“２”となっているセルが信号
Ｐに出力される様子を示している。ここで、多重化は、
入力ポートのリンク速度のポート数倍の速度に多重化さ
れ、例えば、セル単位に第３図に示すように同期したタ
イムスロツトに多重化される。入力セルのないタイムス
ロットは、あきスロットとしてヘッダ部の第１アドレス
がどの出力ポートにも対応しないように割り当てられる
。

以上のように、入力段セル交換スイッチモジュール６０
〜６３では、リンク速度で入力されたセルがヘッダ部の
第１のアドレスに応じてスイッチングされ、多重化され
た速度で第１段目の出力ポートにバースト的に送り出さ
れることになる。

次に、第２段目の出力段セル交換スイッチモジュール７
０〜７３の動作を、出力段セル交換スイッチモジュール
７０を例にとって説明する。第２図において、入力段セ
ル交換スイッチモジュール６０〜６３の出力のうち、入
力段セル交換スイッチモジュール７０に入力される四つ
の信号をそれぞれｆｒ　　ｇ＋　　ｈ＊　　ｔとする。

信号ｆ　ｙ　ｉは、多重化された速度の信号線上にセル
がバースト的に送り出されるものであり、四つの信号上
のセルの数にはばらつきがある。そこで、これらの信号
を、出力段セル交換スイッチモジュール７０内の入力ポ
ート毎に設けた記憶回路１０ａ〜１０ｄに供給し、−度
バッファリングした後、その出力を出力段セル多重化回
路１２にて多重化を行う。もし入力セルの到着が時間的
にも空間的にも均一であれば、出力段セル多重化回路１
２の出力信号ｊの速度が出力段セル交換スイッチモジュ
ール７０の入力リンク速度のポート数倍以上であること
を条件に、当出力段セル交換スイッチモジュール７０に
入力されたセルを廃棄することなく多重化出来ると考え
られる。しかしながら、実際のセルの到着には時間的に
も空間的にも変動があるため、記憶回路１０ａ〜１０ｄ
でセルを一度バッファリングし、セルのあぶれを吸収す
る必要がある。

記憶制御回路１１は、セルの読み出しの際に、同−出線
宛のセルばかりを読み出さず、なおかつセルの順序が逆
転しないようにする機能を有する。

具体的には、セルが記憶回路１０ａ−１０ｄに記憶され
る時の記憶回路１０ａ−１０ｄのアドレスを出線側に管
理し記憶するため、まずアドレス交換回路１６により該
アドレスを出線側に振り分け、次に出線対応アドレスＦ
ＩＦＯ１７ａ〜１７ｄに記憶させる。読み出し権付与回
路１８は、出線対応アドレスＦＩＦＯ１７ａ〜１７ｄの
出力を参照し、後段の出力段セル多重化回路１２が全記
憶回路１０ａ〜１０ｄの出力を多重化できる範囲で全記
憶回路１０ａ−１０ｄに読み出しアドレスを与えて、セ
ルを送出させる。この記憶回路１０ａ〜１０ｄの読み出
し制御方法には、種々の方式が考えられる。例えば出線
対応アドレスＦＩＦＯ１７ａ〜１７ｄの蓄積残量が一定
値以上の出線に対しては、Ｎ個（Ｎは２以上の整数）の
セルを連続して読み出し、その他の出線に対してはｎ個
（ｎは１または０）のセルを連続して読み出して多重化
する方式、あるいは互いの出線宛のセルの量を比較して
、最も残量の多い出線に対してはＮ個のセルを連続して
読み出し、その他の出線に対しては、ｎ個のセルを読み
出して多重化する方式等が考えられるが、いずれの方式
にしても、多くのセルを持つ出線に対しては、セルの少
ない出線よりも多くのセルを読み出すことになる。この
時、宛先とするセルが少ない出線に対して読み出しが停
止され、遅延時間が一定値以上に増大してしまう方式は
避ける必要がある。また、最終段の出力段セル交換スイ
ッチモジュール７０では、出線の後段で速度変換をする
必要があり、ここであぶれを生じさせないため、各記憶
回路１０ａ−１０ｄの読み出しは均一に行われる必要が
ある。従って、最終段の出力段セル交換スイッチモジュ
ール７０の読み出し権付与回路１８では、各出線宛のセ
ルを出線順に読み出してい（制御が行われることになる
。

ここでは一実施例として、最終段ではない、すなわち後
段にも出力段セル交換スイッチモジュールが存在する中
間段の出力段セル交換スイソチモジュール７０について
説明する。また、方式として、セルの行先出線別の残量
が４個（入力ポート数相当）を超えた場合には２個のセ
ルを連続して読み出し、４個以下の場合には１個または
０個のセルを読み出して多重化する方式について考え、
第３図および第４図のタイミング図に沿って説明する。

信号ｆｗｉと、して、第４図に示すようなセル列が入力
されたものとする。信号ｇは入力段セル交換スイッチモ
ジュール６１から連続して９個のセルが出線に、１．ｍ
、ｎに向かって集中して到着した場合を示している。出
線に、ｌ、ｍ、ｎそれぞれに対し、出線対応アドレスＦ
ＩＦＯは、１７ａ、１７ｂ、１７ｃ、１７ｄが対応して
いる。読み出し権付与回路１８は、各々の出線対応アド
レスＦＩＦＯ１７ａ−１７ｄ内のセル蓄積残量をモニタ
しており、まず、出線対応アドレスＦＩＦＯ１７ａ〜１
７ｄに第１番目のセルを記憶したアドレスが蓄積された
時点で、ｋ宛の出線対応アドレスＦＩＦＯ１７ａの読み
出しゲートを開いてアドレスを人手する。そして、この
アドレスに対応した１個のセルを記憶回路１０ａから出
力段セル多重化回路１２に出力させて多重化をスタート
する。

多重化は、出線対応アドレスＦＩＦＯ１７ａ。

１７ｂ、１７ｃ、１７ｄの順にセル単位で行い、蓄積さ
れているセルが無い場合は、ただちに次のＦＩＦＯから
読み出し、多重化に移るものとする。

第１番目のセルは、出線に宛のセルで、信号ｆの第１番
目のセル（以下、セルのデータ部の番号Ｆｌ等を用いて
セル呼称を例えばＦ１セルと呼ぶ）であり、まず、出線
対応アドレスＦＩＦＯ１７ａよりアドレスが取り出され
、このアドレスをリードアドレスとして記憶回路１０ａ
に与えることよりセルが読み出され、多重化される。同
時に、空アドレス管理ＦＩＦＯ１９１ａに読み出したア
ドレスが追加される。このセルの多重化が終了すると、
次に出線ｉ宛の出線対応アドレスＦＩＦＯ１７ｂよりア
ドレスが取り出され、Ｇ２セルが多重化される。その次
は、出線ｍ宛の出線対応アドレスＦＩＦＯ１７ｃの番で
あるが、空なのですぐに出線ｎ宛の番となり、出線対応
アドレスＦＩＦＯ１７ｄよりアドレスが取り出され、Ｇ
３セルが多重化される。次は、出ｖＡｋ宛の番なので、
Ｇｌセルが多重化される。次は、出線ｌの番なので、１
１セルが多重化される。次は、出線ｍの番で６６セルが
、同様に出線ｎの番で６７セルが多重化される。その次
は、出線にの番であるが、出線対応アドレスＦＩＦＯ１
７ａの残量が５（第４図中に○印で示す）なので、２個
連続で読み出され、ＨｌとＧ４とが多重化される。以下
、Ｈ２，Ｈ３゜Ｇ５．Ｃ；９．Ｆ３．Ｈ５，Ｆ２．Ｈ４
，１２，Ｇ８　　Ｆ４．ＧＩＯの順に多重化される。

以上のように、出力段セル交換スイッチモジュール７０
の出線対応アドレスＦＩＦＯ１７ａ〜１７ｂにより、記
憶回路１０ａ−１０ｄのアドレス管理が可能になり、セ
ルを一時Ｍ積することが可能となる。一般に、出力段セ
ル交換スイッチモジュール７０〜７１に信号線から供給
されるセルの総和は、時間的、空間的な偏りがなければ
、平均的には入力リンク速度の入力ポート数倍に対応す
るので、出力段セル交換スイッチモジュール７０〜７３
の多重化信号上に多重化し得る総セル数と同程度または
それ以下と考えられる。記憶回路１０ａ〜１０ｄのセル
蓄積残量の増減は、セル到着数が時間的、空間的に平均
から変動するために生じるものであるので、上記の説明
のように記憶回路１０ａ−１０ｄに蓄積することにより
時間的な変動を吸収し、セル廃棄を少なくしている。

また、出力段セル交換スイッチモジュール７０〜７３の
記憶回路１０ａ〜１０ｄは、複数のセルが同時に到着す
るような場合でも、多重化された速い速度で書き込み、
出線のリンク速度で読み出すことが出来るので、記憶回
路１０ａ〜１０ｄの容量以内の個数のセルが同時期に集
中しても廃棄されることはない。

なお、上記実施例では、セル交換スイッチ全体の入力ポ
ート数と出力ポート数を同じとしたが、異なってもよい
。また、出力段セル交換スイッチモジュール７０〜７３
の段数も順次多段に接続して拡張してもよい。また、上
記実施例では、セル交換スイッチ全体の入出力ポート数
をそれぞれ１６とし、これを４ずつに分けた４×４のセ
ル交換スイッチモジュールとしたが、それぞれ他の値で
あってもよく、またこのようなモジュールに分割しない
で一つのセル交換スイッチとして構成してもよい。

また、セルのヘッダ部のアドレスは、２段のセル交換ス
イッチモジュールに対応して、二つのアドレス部に出線
番号を与える例を示したが、一つのアドレス部にコード
化した番号を与える等何らかの変換処理を行ってもよい
。

また、上記実施例では、一つのセルは一つの出力ポート
だけに出力される場合を述べたが、アドレスの指定の仕
方によっては、複数の出力ポートに出力するように出力
段セル選択回路１３ａ〜１３ｈを設定しておくことは可
能であり、放送機能が付加されていてもよい。

また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて、ヘッダ部とデータ部を並列し
て配置された複数の信号線にそれぞれ割り当ててもよい
。

次に、上記実施例では、入力ポートのリンク速度を同一
としたが、第１図に示す出力段の記憶回路１０ａ〜１０
ｄからの読み出し速度を入力ポートのリンク速度より速
くすることによりトラヒック集束が可能であり、逆に入
力ポートのリンク速度を出力ポートの速度より速くする
ことも可能である。また、信号ｊの多重化速度は、信号
ｅの多重化速度と同一であるとしたが、信号ｊの多重化
速度をより高速にすることにより、出力段セル交換スイ
ッチモジュール段間でのセル廃棄率を更に低いものにす
ることが出来る。

次に、上記実施例では出力段セル交換スイッチモジュー
ル７０の出線に対応してそれぞれ一つの出線対応アドレ
スＦＩＦＯ１７ａ〜１７ｄを設けたが、それぞれの出線
に優先度別に複数のＰＩＦＯを設けて、セルのヘッダ部
にアドレス以外に付加された優先度を示ｒ符号に基づい
て優先度の高いセルを先に多重化することも可能である
。また、読み出し権付与回路１８において、出線対応ア
ドレスＦＩＦＯ１７ａ−１７ｄ内に４個を超えて蓄積さ
れると２個連続して読み出す例を示したが、他の数値で
あってもよく、更に、蓄積残量の多いＦＩＦＯの読み出
しが優先される方式であれば他の方式であってもよい。

また、動作速度の制約が要る場合等には本スイッチの前
段および後段に、直列／並列変換回路。

並列／直列変換回路をつけて、並列信号として処理して
もよい。

〔発明の効果〕

以上のように、この発明によれば、セル交換装置を、入
力段セル交換スイッチモジュールで入力セルを多重化し
た後、分配し、出力段セル交換スイッチモジュールで前
段から入力したセル列を記憶回路に格納し、記憶制御回
路によって記憶回路内のセルを所定の出力規則に従って
読み出すように構成したので、特定の出力ポートグルー
プにセルが同時期に集中しても出力段の記憶回路の容量
以内であればセルは廃棄されないものが得られる効果が
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるセル交換装置を示す
ブロック図、第２図は第１図における出力段セル交換ス
イッチモジュールの拡大ブロック図、第３図は第１図に
おける入力段セル交換スイッチモジュールの各部の信号
タイミングを示すタイミング図、第４図は第２図におけ
る中間段の出力段セル交換スイッチモジュール各部の信
号タイミングを示すタイミング図、第５図は従来のセル
交換装置を示す概念図である。 ２は人力ポート、３はセル交換装置、５は出力ポート、
７は入力段セル多重化回路、８ａ〜８ｈは入力段セル選
択回路、９ａ〜９ｈはヘッダ処理回路、１０ａ〜１０ｈ
は記憶回路、１１は記憶制御回路、１２は出力段セル多
重化回路、１３ａ〜１３ｈは出力段セル選択回路、１４
ａ〜１４ｈは速度変換回路、１６はアドレス交換回路、
１７ａ〜１７ｄは出線対応アドレスＦＩＦＯ１１８は読
み出し権付与回路、１９ａ〜１９ｈは空きアドレス管理
回路、６０〜６３は入力段セル交換スイッチモジュール
、７０〜７３は出力段セル交換スイッチモジュール、８
０〜８３はセル出力段モジュールである。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. セルを入力する複数の入力ポートを複数の入力ポートグ
   ループに分類し、前記各入力ポートグループごとに、入
   力セルを時分割多重化する入力段セル多重化回路、およ
   びこの入力段セル多重化回路の出力信号から、複数の出
   力ポートを複数の出力ポートグループに分類したうちの
   特定の出力ポートグループに向かうセルを選択して通過
   させる入力段セル選択回路を有する入力段セル交換スイ
   ッチモジュールと、前記入力段セル選択回路または前段
   の出力段セル選択回路から出力された特定の出力ポート
   グループに向かうセルを記憶する記憶回路、この記憶回
   路に記憶されているセルの個数を宛先別に管理し、所定
   の出力規則に従って前記記憶回路から出力させる記憶制
   御回路、前記記憶回路が出力したセルを多重化する出力
   段セル多重化回路、およびこの出力段セル多重化回路の
   出力信号から特定の前記出力ポートグループまたは特定
   の前記出力ポートに向かうセルを選択して通過させる出
   力段セル選択回路を有する出力段セル交換スイッチモジ
   ュールと、最終段の前記出力段セル交換スイッチモジュ
   ールに接続され、時分割多重化されたセルの速度を前記
   出力ポートの速度に変換する速度変換回路を有するセル
   出力段モジュールとを備えたセル交換装置。