JPH033251B2 - - Google Patents

Description

【発明の詳細な説明】

発明の属する技術分野 本発明は試験データの発生、印加および観測が
可能なコンピユータにおける演算制御回路等に用
いる論理集積回路に関する。 従来技術 論理回路の試験方式には従来次のようなものが
ある。すなわち、第１の方式においては、複数の
フリツプフロツプ（以下Ｆ／Ｆ）を含む論理回路
（以下順序回路）に対して該Ｆ／Ｆに与えられる
クロツクパルスに同期して試験データの発生、印
加および観測を行つている。しかし、この方式で
は、試験データの発生に関して効率的なアルゴリ
ズムを用いていないため試験のために多くの労力
が必要となる。この欠点を改善するために縦属接
続したＦ／Ｆによりシフトレジスタを構成し、試
験時にこれらＦ／Ｆのデータを順次スキヤンイン
しスキヤンアウトすることにより試験を行なうス
キヤンパス方式が提案されている。この方式の詳
細は1975年IEEEから発行された刊行物「12th
Design Automation Conference」の第114頁−
第122頁記載のS.Funatsu et alによる論文
“TEST GENERATION SYSTEMS IN
JAPAN”を参照できる。しかし、この方式には
試験データをスキヤンインおよびスキヤンアイト
するために時間がかかるという欠点がある。この
欠点を除去するために前記複数のＦ／Ｆからなる
シフトレジスタにフイードバツクループを設け試
験用ビツトパターンを疑似乱数で発生する機能と
複数の前記試験用ビツトパターンのそれぞれを与
えて試験を行ない、それら試験結果の各々に対し
てではなくそれら結果間で予め定めた１つの論理
演算を行ない、この演算結果を出力する（該演算
結果から前記試験結果は再生できない）ことによ
り試験結果データの減少を図るデータ圧縮機能と
を備えることに試験を行なう方式も提案されてい
る。この方式の詳細は1979年IEEEから発行され
た刊行物「1979 IEEE Test Conference」の第
37頁から第41頁記載のBernd Ko¨nemann et al
による論文“BUILT−IN LOGIC BLOCK
OBSERVATION TECHNIQUES”を参照でき
る。この方式では内部で試験用ビツトパターンの
自動発生と試験結果の圧縮を行ない、試験対象回
路からの出力データ数を減少させることにより試
験時間の短縮達成を図つている。しかし、試験対
象回路を複数に分割し、分割されたそれぞれの回
路に対してそれぞれ試験を行なうことはできな
い。したがつて、試験時にはそれら対象回路全体
に対して試験を行なわなければならず、この結
果、多くの試験データや時間が要るという欠点が
ある。 発明の目的 本発明の目的は上述の欠点を解決した論理集積
回路を提供することにある。 発明の構成 複数の信号からなるビツトパターンを並列に受
けビツトパターンを並列に出力する組合せ回路
と、 この組合せ回路からのビツトパターンの一部を
並列に受けるマスター側フリツプフロツプ群と、 これらマスター側フリツプフロツプ群の各フリ
ツプフロツプに対応して設けられ前記フリツプフ
ロツプ群からのビツトパターンを受け前記組合せ
回路に帰還させるスレーブ側フリツプフロツプ群
と、 前記マスター側フリツプフロツプ群をそれぞれ
マスタースレーブフリツプフロツプ構成にするた
めの前段の付加フリツプフロツプと、 前記マスター側フリツプフロツプおよび前記前
段の付加フリツプフロツプを縦属持続しフイード
バツクループを有するシフトレジスタを構成し、
試験モード時試験回路出力のデータ圧縮器として
動作するマスター側接続回路と、 前記スレーブ側フリツプフロツプ群をそれぞれ
マスタースレーブフリツプフロツプ構成にするた
めの後段の付加フリツプフロツプと、 前記スレーブ側フリツプフロツプおよび前記後
段の付加フリツプフロツプを縦属接続しフイード
バツクループを有するシフトレジスタを構成し、
試験モード時乱数発生器として動作するスレーブ
側接続回路とを備えている。 発明の実施例 次に本発明について図面を参照して詳細に説明
する。 第１図を参照すると、本発明の論理回路は、組
合せ回路１０１、この組合せ回路１０１の一部の
出力を線１３０−１〜１３０−ｎを介して入力
し、その出力線を線１４０−１〜１４０−ｎを介
して前記組合せ回路１０１に一部入力するマスタ
ースレーブフリツプフロツプ（以下Ｆ／Ｆ）群１
０２、前記Ｆ／Ｆ群１０２にビツトパターンをス
キヤンインするための端子１０３、スキヤンアウ
トするための端子１０４、前記Ｆ／Ｆ群１０６、
前記組合せ回路１０１に対する入力端子群１１０
−１〜１１０−ｎ、および出力端子群１２０−１
〜１２０−ｎから構成されている。 前記組合せ回路１０１には、U.S.Patent
3761695号のFig.5に記載されている
COMBINATIONAL NETWORK 40、41およ
び42を用いることができる。 この回路は通常モードにおける動作において
は、Ｆ／Ｆ群１０２を通常のマスタースレーブ
Ｆ／Ｆ群として用い。第１図の構成全体である試
験対象回路を同期式順序回路として動作させる。
この回路を試験する場合にはＦ／Ｆ群１０２を制
御信号端子１０５および１０６からの制御信号に
よりシフトレジスタに交換することにより端子１
０３から試験用ビツトパターンをシリアルに印加
し組合せ回路１０１の入力を任意のビツトに設定
することができる。また、Ｆ／Ｆ群１０２に設定
されたビツトパターン値は、端子１０４を介して
シリアルに観測することができるから組合せ回路
１０１の出力ビツトパターンは出力端子１２０−
１〜１２０−ｎを介して与えられる試験結果ビツ
トパターンと併せて完全に観測することができ
る。 第２図を参図すると、前記Ｆ／Ｆ群１０２の第
１の例は、マスタ側Ｆ／Ｆ２０１，２０２，２０
３，２０４，……２０７、および２０８、スレー
ブ側Ｆ／Ｆ２１１，２１２，２１３，２１４，…
…２１７および２１８、モード切換え回路２２
０，２２２，２３０、および２４０および排他的
論理和回路Exclusive OR Circuits（EORs）２５
０および２６０から構成されている。通常モード
における動作においてはビツトパターンはマスタ
側Ｆ／Ｆ２０１からスレーブ側Ｆ／Ｆ２１１に流
れ、テスト時において初期ビツトパターンを設定
する際にはスキヤンイン端子１０３からシフトレ
ジスタ構成をとるＦ／Ｆ２１１，２１２，……２
１７および２１８に該ビツトパターンがセツトさ
れる。Ｆ／Ｆのビツトパターンを観測する際も同
様にシフトレジスタからスキヤンアウト端子１０
４を介してビツトパターンが出力される。さらに
テスト時においてフイードバツクループを働かせ
て、シフトレジスタの前段のビツトパターンとル
ープからのビツトパターンとのEORをとること
ができる。 第３Ａ図を参照すると、第２図におけるモード
切り換え回路２２０は、オアゲート３０１、アン
ドゲート３０２、EORゲート３０３および真信
号と補信号とをともに出す真補ゲート３０４から
構成されている。 次にこのモード切換え回路２２０の動作を詳細
に説明する。この回路では、前記端子１０５およ
び１０６からの値に応じて出力線３１１にはマス
ター側Ｆ／Ｆ２０１から線３２１を介して与えら
れる入力ビツトパターン、スキヤンイン端子１０
３から線３２２を介して与えられるビツトパター
ンおよびフイードバツクループと後段のＦ／Ｆ２
１２とのそれぞれの出力がEORをとられ線３２
３を介して与えられるビツトパターンのいずれか
が出力されるようになつている。この回路の詳細
な動作は次のように表１で示すことができる。 第３Ｂ図を参照すると、第２図のモード切り替
え回路２２２は、オアゲート３０１、アンドゲー
ト３０２、および真信号と補信号とをともに出す
真補ゲート３０４から構成されている。この回路
では、第２図の前記端子１０５および１０６から
の制御信号の値に応じて出力線３１１には第２図
のマスター側Ｆ／Ｆ２０３，２０５および２０７
から線３２１を介して与えられるビツトパターン
および第２図の前段Ｆ／Ｆ２１２，２１４および
２１６から線３２２を介して与えられるビツトパ
ターンのいずれかが出力される。この回路の詳

【表】

【表】 細な動作は上の表２に示すことができる。 第３Ｃ図を参照すると、第２図におけるモード
切替え回路２３０は、オアゲート３０１、アンド
ゲート３０２、EORゲート３０３および真信号
および補信号をともに出す真補ゲート30ケか

【表】 ら構成されている。この回路では、第２図に前記
端子１０５および１０６からの制御信号の値に応
じて出力線３３１には第１図の回路１０１から線
１３０−１および３３２を介して与えられるビツ
トパターン、フイードバツクループと後段のＦ／
Ｆ２０２とのそれぞれの出力がEORをとられ線
３３３を介して与えられるビツトパターンおよび
接地電位により示される論理値のいずれかが出力
される。この動作の詳細は前述のような表３に示
すことができる。 第３Ｄ図を参照すると、第２図のモード切り替
え回路２４０は、オアゲート３０１、アンドゲー
ト３０２、排他的論理和回路３０３、および真信
号と補信号とをともに出す真補ゲート３０４から
構成されている。この回路では第２図の前記端子
１０５および１０６からの制御信号の値に応じて
出力線３３１には前段のＦ／Ｆ２０２，２０４お
よび２０６から線３４１を介して与えられるビツ
トパターン、第１図の組合せ回路１０１から線１
３０−２，１３０−３，１３０−４および３４２
を介して与えられるビツトパターン、および前記
線３４１を介して与えられるビツトパターンと前
記線３４２を介して与えられるビツトパターンと
のEORがとられたビツトパターンのいずれかが
出力される。

【表】 この動作の詳細は前述のような表４に示すこと
ができる。 次に本実施例の動作を第１図から第８図および
表１から表４を参照しながら詳細に説明する。こ
の実施例の動作は通常動作と初期設定、試験およ
び試験結果観測からなる試験動作とに分かれる。 Ａ 通常動作 第１図の端子１０５および１０６からの制御
信号の値が“１、１”になると、第１図に示す
組合せ回路１０１から線１３０−１〜１３０−
ｍを介してビツトパターンが並列に与えられ
る。このビツトパターンは、第１図のＦ／Ｆ群
１０２内の第２図の切り替え回路２３０および
２４０、マスター側Ｆ／Ｆ群２０１，２０３，
２０５および２０７、切り替え回路２２０およ
び２２１、スレーブ側Ｆ／Ｆ群２１１，２１
３，２１５および２１７および線１４０−１，
１４０−２，１４０−３および１４０−４を介
して前記組合せ回路１０１にフイードバツクさ
れる。なお、前記切り替え回路２２０，２２
２，２３０および２４０は表１から表４のノー
マルモードにおける動作をすする。 Ｂ 試験動作 (a) 初期設定 初期設定動作はまずリセツトモードおよび
シフトモードで実行される。まず、リセツト
モードにおいて第２図の全てのＦ／Ｆ２０１
−２０８および２１１−２１８が“０”にセ
ツトされる。前記切り替え回路２２０，２２
２，２３０および２４０は表１から表４のノ
ーマルモードにおける動作をする。次にシフ
トモードにおいて線２２１を介して与えられ
るクロツクパルスに応答してマスター側Ｆ／
Ｆ群２０１−２０８がシフトモードとして動
作する。このシフトレジスタへの入力ビツト
パターンは切り替え回路２３０の出力ビツト
パターンで決定される。端子１０５および１
０６から与えられる上述のシフトモードを形
成する制御信号の値が“１、０”であるため
表３から明らかなようにリセツトモードと同
じ動作をし前記切り替え回路２３０の出力ビ
ツトは“０”となり、前記切り替え回路２４
０は表４から明らかなようにシフトモードの
動作をするためマスター側Ｆ／Ｆ群２０１−
２０８がシフトレジスタとして動作し該Ｆ／
Ｆ群２０１−２０８の出力ビツトは全て
“０”となる。前記切り替え回路２２０およ
び２２２も表１および表２からシフトモード
の動作をするため、スレーブ側Ｆ／Ｆ群２１
１−２１８もシフトレジスタとして動作す
る。この入力ビツトパターンとして“０，
０，０および１”がスキヤンイン端子１０３
に設定されると、前記スレーブ側Ｆ／Ｆ群２
１１−２１８のビツトパターンは“１、１、
０、０、０、０および０”となる。これがテ
スト用ビツトパターンとして回路１０１に設
定されるべき初期値である。 (b) 試験 試験はフイードバツクモード下で行なわれ
る。すなわち、端子１０５および１０６から
制御信号“０、１”が与えられると、前記切
り替え回路２２０，２３０および２４０は表
１、表３および表４に示すフイードバツクモ
ードで動作し前記切り替え回路２２２は表２
に示すシフトモードで動作する。この結果第
２図に示す構成全体は第４図および第６図に
示す構成と等価となる。第２図に示す構成の
うちマスター側Ｆ／Ｆ群２０１−２０８およ
びそれらの周辺回路は第４図に示され、前記
構成のうちスレーブ側Ｆ／Ｆ群２１１−２１
８およびその周辺回路は第６図に示される。 第４図を参照すると、スレーブ側Ｆ／Ｆ２
１１−２１８のそれぞれへのクロツクパルス
の供給に応答してＦ／Ｆ回路２１１，２１
３，２１５および２１７の出力ビツトパター
ンQ₁，Q₂，Q₃およびQ₄は第５図に示すよう
に変化する。 第５図を参照すると、クロツクサイクル０
において前記出力ビツトパターンQ₁，Q₂，
Q₃およびQ₄が“１、０、０および０”に設
定される。引き続いてクロツクサイクル１−
１４において全て異なるビツトパターンが順
次発生される。クロツクサイクル１５−２９
においても同様なパターンが前記Ｆ／Ｆ回路
２１１，２１３，２１５および２１７から発
生される。これらのビツトパターンは前記
Q₁，Q₂，Q₃およびQ₄の内容の組合せから決
定されるものであり、乱数として使用でき
る。すなわち、第４図に示す構成は線形、フ
イードバツク・レジスタによる乱数発生器と
して働く。 第６図を参照すると、マスター側Ｆ／Ｆ群
２０１−２０８のそれぞれへのクロツクパル
スの供給に応答してＦ／Ｆ回路２０１，２０
３，２０５および２０７の出力ビツトパター
ンQ₁，Q₂，Q₃およびQ₄は第７図のように変
化する。 第７図を参照すると、まずクロツクサイク
ル０では前記Ｆ／Ｆ回路２０１，２０３，２
０５および２０７の出力ビツトパターンQ₁，
Q₂，Q₃およびQ₄が（０、０、０および０）
である。次のクロツクサイクル１で信号線１
３０−１，１３０−２，１３０−３および１
３０−４を介してビツトパターン“０、０、
０および１”が与えられるとき、前記Ｆ／Ｆ
回路２０１，２０３，２０５および２０７の
出力ビツトパターンQ₁，Q₂，Q₃およびQ₄は
“０、０、０および１”となる。以下同様に
15個のクロツクが与えられかつ第７図に示し
たようなビツトパターンが供給された場合に
は、前記Ｆ／Ｆ回路２０１，２０３，２０５
および２０７の出力ビツトパターンQ₁，Q₂，
Q₃およびQ₄は“１、０、０、および１”と
なる。 (c) 試験結果観測 第８図を参照すると、前記組合せ回路１０
１の故障検出は次のようにして行なわれる。
すなわち、信号線１３０−１，１３０−２，
１３０−３、および１３０−４を介してビツ
トパターンが供給される組み合わせ回路１０
１内に故障が発生する。その故障の影響がク
ロツクサイクル９の信号線１３０−３上に出
現したとすると、その影響はマスター側Ｆ／
Ｆ群２０１−２０８に順次に伝送される。こ
の結果、最終的にはクロツクサイクル１５で
の前記Ｆ／Ｆ回路２０１，２０２，２０５お
よび２０７の出力ビツトパターンQ₁，Q₂，
Q₃およびQ₄が（１、１、１および０）とな
る。これは正常な場合の前記Ｆ／Ｆ回路２０
１，２０３，２０５および２０７の出力ビツ
トパターン、すなわち、第５図のQ₁，Q₂，
Q₃およびQ₄が（１、０、０および１）であ
り、前記パターン（１、１、１および０）が
前記パターン“１、０、０、１”と異つてく
ることにより故障の検出を行うことができ
る。 以上述べたように前記マスター側Ｆ／Ｆ群
２０１−２０８は特定な観測サイクル（この
例ではクロツクサイクル１５）でのＦ／Ｆ回
路２０１，２０３，２０５および２０７の出
力ビツトパターンを観測することにより、全
てのサイクルでの出力ビツトパターンQ₁−
Q₄の状態を観察することなく故障検出が可
能となるので、試験回路出力のデータ圧縮装
置として働く。 すなわち第２図においてマスター側Ｆ／Ｆ
回路２０１，２０２，２０３，２０４，…
…，２０７および２０８を第５図に示すよう
に構成しておけば、該マスター側Ｆ／Ｆ回路
を観測データ圧縮装置として使用して組み合
わせ回路１０１からのビツトパターンの効率
良い試験が可能となる。第９図および第１０
図はそれぞれ第１図のＦ／Ｆ群１０２の第２
の例および第３の例を示す。 前記Ｆ／Ｆ群１０２の第２図で示す第１の
例と第９図で示す第２の例とを比較すると、
第２図の第１の例ではEOR回路２５０およ
び２６０の一方の入力端子はＦ／Ｆ２０２お
よび２１２の出力端子と接続されている。し
かし、第９図の第２の例ではEOR２５０お
よび２６０の一方の入力端子２０４および２
１４の出力端子と接続されている。 第１図の前記Ｆ／Ｆ群１０２の第３の例を
示す第１０図と第１の例を示す第２図とを比
較しながら参照すると、第２図の例では
EOR２５０および２６０の他方の入力端子
Ｆ／Ｆ２０８および２１８の出力端子と接続
されている。しかし第１０図に示す例では
EOR２５０および２６０の他方の入力端子
はＦ／Ｆ２０８および２１８の出力端子と接
続されている。 第１１図から第１３図は第９図の第２の例
の動作を説明する図である。次に、第１図お
よび第９図および第１１図から第１３図を参
照して本発明の第二の実施例の動作を説明す
る。この実施例における通常動作と試験動作
における初期設定とは、第一の実施例におけ
るこれらの動作と同一である。但し、初期設
定では第９図に示すスキヤンイン端子から入
力ビツトパターンとして“０、１、０および
１”が与えられると、前記スレープ側Ｆ／Ｆ
群２１１−２１８のビツトパターンは“１、
１、０、０、１、１、０および０”となる。 第１１図を参照すると、クロツクサイクル
０において、前記出力ビツトパターンQ₁，
Q₂，Q₃およびQ₄は“１、０、１および０”
に設定される。引き続いてクロツクサイクル
１−８において全て異なるビツトパターンが
順次発生される。これらのビツトパターンは
前記Q₁，Q₂，Q₃およびQ₄の内容の組合せか
ら決定されるものであり乱数として使用でき
る。 第１２図を参照すると、まずクロツクサイ
クル０では前記Ｆ／Ｆ回路２０１，２０３，
２０５および２０７の出力ビツトパターン
Q₁，Q₂，Q₃およびQ₄が“０、０、０、およ
び０”である。次のクロツクサイクル１で信
号線１３０−１，１３０−２，１３０−３お
よび１３０−４を介してビツトパターン
“０、０、０および１”が与えられるとき前
記出力ビツトパターンQ₁，Q₂，Q₃およびQ₄
は“０、０、０および０”となる。 第１３図を参照すると、前記組合せ回路１
０１の故障検出は次のようにして行なわれ
る。すなわち、信号線１３０−１，１３０−
２，１３０−３および１３０−４を介してビ
ツトパターンを供給する組合せ回路１０１内
に故障が発生すると、その故障の影響がクロ
ツクサイクル１の信号線１３０−２上を介し
てマスター側Ｆ／Ｆ群２０１−２０８に順次
伝送される。この結果、クロツクサイクル８
での出力ビツトパターンQ₁，Q₂，Q₃および
Q₄が“１、１、１および０”となる。これ
は正常な場合の第１２図で示す出力ビツトパ
ターン“０、１、０および１”と異なつてお
り、この相違により故障検出を行なうことが
できる。 以上述べたように、上記マスター側Ｆ／Ｆ
群２０１−２０８はクロツクサイクル８での
Ｆ／Ｆ回路２０１，２０３，２０５および２
０７の出力ビツトパターンQ₁−Q₄を観測す
ることにより、全てのクロツクサイクルにお
ける出力ビツトパターンQ₁−Q₄の状態を観
察することなく故障検出が可能となり試験回
路出力のデータ圧縮装置として動作する。 第１４図から第１６図は第１０図の第３の
例の動作を説明する図である。次に第１図、
第１０図および第１４図から第１６図を参照
して本発明の第３の実施例の動作を説明す
る。この実施例における通常動作と試験動作
における初期設定とは第１の実施例における
これらの動作と同一である。 第１４図を参照すると、クロツクサイクル
０においてスレーブ側Ｆ／Ｆ回路２１１，２
１３，２１５および２１７の出力ビツトパタ
ーンQ₁−Q₄は“１、０、０および０”に設
定される。引き続いてクロツクサイクル１−
５において全て異なるビツトパターンが順次
発生される。これらのビツトパターンはQ₁
−Q₄の内容の組合せから決定されるもので
あり乱数として使用できる。 第１５図を参照すると、第１２図における
動作と同じようにクロツクサイクル０では、
Ｆ／Ｆ回路２０１，２０３，２０５および２
０７の出力ビツトパターンQ₁−Q₄が“０、
０、０および０”である。次のクロツクサイ
クル１で信号線１３０−１，１３０−２、１
３０−３および１３０−４を介してビツトパ
ターン“０、０、０および１”が与えられる
とき前記出力ビツトパターンQ₁−Q₄は“０、
０、０および０”となる。 第１６図を参照すると、前記組合せ回路１
０１の故障検出は次のようにして行なわれ
る。 すなわち、信号線１３０−１，１３０−
２，１３０−３および１３０−４を介してビ
ツトパターンを供給する組み合わせ回路１０
１内に故障が発生するとこの故障の影響がク
ロツクサイクル１の信号線１３０−２上に生
じマスター側Ｆ／Ｆ群２０１，２０８に順次
伝送される。この結果、クロツクサイクル５
での出力ビツトパターンQ₁−Q₄が“１、１、
０および１”となる。これは正常な場合の第
１５図で示す出力ビツトパターン“１、１、
１および１”と異なつており、この相違によ
り故障検出を行なうことができる。以上述べ
たように上記マスター側Ｆ／Ｆ群２０１−２
０８はクロツクサイクル５でのＦ／Ｆ回路２
０１，２０３，２０５および２０７の出力ビ
ツトパターンQ₁−Q₄を観測することにより、
全てのクロツクサイクルにおける出力ビツト
パターンQ₁−Q₄の状態を観察することなく
故障検出が可能となり試験回路出力のデータ
圧縮装置として動作する。 発明の効果 すなわち、本発明にはフリツプフロツプ群をマ
スタ側およびスレーブ側の両系列についてフイー
ドバツクループ付シフトレジスタとして構成する
ことにより試験データの発生・印加および観測の
各操作を容易に実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示す図、第２図は第１
図に示すＦ／Ｆ群の詳細な構成を示す図、第３Ａ
図−第３Ｄ図は第２図の切り換え回路の詳細な構
成を示す図、第４図−第８図は本発明の第１の実
施例の動作を説明するための図、第９図−第１０
図は第２図の変形例を示す図、第１１図−第１３
図は第９図の動作を説明するための図、第１４図
−第１６図は第１０図の動作を説明するための図
である。 第１図から第１６図において、１０１……組み
合わせ回路、１０２……マスタ／スレーブＦ／Ｆ
群、１０３……スキヤン・イン端子、１０４……
スキヤン・アウト端子、１０５，１０６……動作
モード制御端子、１１０−１〜１１０−ｌ……入
力端子群、１２０−１〜１２０−ｎ……出力端子
群、１３０−１〜１３０−ｍ……組み合わせ回路
出力、１４０−１〜１４０−ｍ……組み合わせ回
路入力、２０１，２０２，２０３，２０４，２０
５，２０６，２０７，２０８……マスタ側Ｆ／
Ｆ、２１１，２１２，２１３，２１４，２１５，
２１６，２１７，２１８……スレーブ側Ｆ／Ｆ、
２２０，２２２，２３０，２４０……切り換え回
路、２２１……クロツク信号、２４１，２４２，
２４３，２４４，２４５，２４６，２４７，２４
８……各Ｆ／Ｆへのクロツク供給信号、２５０，
２６０……排他的論理和ゲート、３０１……OR
ゲート、３０２……ANDゲート、３０３……排
他的論理和ゲート、３０４……真補ゲート、３１
１……切り換え回路２２０，２２２の出力信号、
３２１……データ入力信号、３２２……シフト・
データ信号、３２３……フイード・バツク信号、
３３１……切り換え回路２３０，２４０の出力信
号、３３２……切り替え回路２３０のデータ入力
信号、３３３……切り替え回路２３０のフイード
バツク信号、３４１……切り替え回路２４０のシ
フト・データ信号、３４２……切り替え回路２４
０のデータ入力信号。

Claims (1)

1. 【特許請求の範囲】 １ 複数の信号からなるビツトパターンを並列に
   受けビツトパターンを並列に出力する組合せ回路
   と、 この組合せ回路からのビツトパターンの一部を
   並列に受けるマスター側フリツプフロツプ群と、 これらマスター側フリツプフロツプ群の各フリ
   ツプフロツプに対応して設けられ前記フリツプフ
   ロツプ群からのビツトパターンを受け前記組合せ
   回路に帰還させるスレーブ側フリツプフロツプ群
   と、 前記マスター側フリツプフロツプ群をそれぞれ
   マスタースレーブフリツプフロツプ構成にするた
   めの前段の付加フリツプフロツプと、 前記マスター側フリツプフロツプおよび前記前
   段の付加フリツプフロツプを縦属接続しフイード
   バツクループを有するシフトレジスタを構成し、
   試験モード時試験回路出力のデータ圧縮器として
   動作するマスター側接続回路と、 前記スレーブ側フリツプフロツプ群をそれぞれ
   マスタースレーブフリツプフロツプ構成にするた
   めの後段の付加フリツプフロツプと、 前記スレーブ側フリツプフロツプおよび前記後
   段の付加フリツプフロツプを縦属接続しフイード
   バツクループを有するシフトレジスタを構成し、
   試験モード時乱数発生器として動作するスレーブ
   側接続回路とを備えたことを特徴とする論理集積
   回路。