JPH033254B2 - - Google Patents
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- JPH033254B2 JPH033254B2 JP55087394A JP8739480A JPH033254B2 JP H033254 B2 JPH033254 B2 JP H033254B2 JP 55087394 A JP55087394 A JP 55087394A JP 8739480 A JP8739480 A JP 8739480A JP H033254 B2 JPH033254 B2 JP H033254B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、記憶装置に関するもので、詳しく
は、集中制御式記憶装置の共通制御部を変更する
ことなく、記憶ブロツクの容量の拡張と増設を可
能にした記憶装置の構成に関するものである。
は、集中制御式記憶装置の共通制御部を変更する
ことなく、記憶ブロツクの容量の拡張と増設を可
能にした記憶装置の構成に関するものである。
従来、情報処理装置においては、第１図ａに示
すように、各記憶ブロツク４ごとに独立の制御部
３を設けた１台以上の分散制御式記憶装置を接続
し、プロセツサ１より各記憶装置に対してアクセ
スを行つている。しかし、近年、LSIメモリ素子
の高集積化とともに、第１図ｂに示すような複数
個の記憶ブロツク４を１個の共通制御部３で制御
する集中制御式記憶装置が出現している。
すように、各記憶ブロツク４ごとに独立の制御部
３を設けた１台以上の分散制御式記憶装置を接続
し、プロセツサ１より各記憶装置に対してアクセ
スを行つている。しかし、近年、LSIメモリ素子
の高集積化とともに、第１図ｂに示すような複数
個の記憶ブロツク４を１個の共通制御部３で制御
する集中制御式記憶装置が出現している。
集中制御式記憶装置では、記憶ブロツク４は増
設単位となり、１台の記憶装置に搭載するメモリ
容量は記憶ブロツク４の容量を単位として変更す
ることができる。
設単位となり、１台の記憶装置に搭載するメモリ
容量は記憶ブロツク４の容量を単位として変更す
ることができる。
なお、集中制御式記憶装置を使用する情報処理
システムでは、システム中に１台の記憶装置のみ
を使用する場合が多い。
システムでは、システム中に１台の記憶装置のみ
を使用する場合が多い。
集中制御式記憶装置の増設方法は、第２図に示
すように、各記憶ブロツク４ごとに共通制御部３
とのインタフエース５が同じであるから、共通制
御部３にあらかじめ必要ブロツク数のインタフエ
ース５と記憶ブロツク４の実装スペースを用意し
ておけば、記憶ブロツク４の増設とともに共通制
御部３を変更する必要はない。
すように、各記憶ブロツク４ごとに共通制御部３
とのインタフエース５が同じであるから、共通制
御部３にあらかじめ必要ブロツク数のインタフエ
ース５と記憶ブロツク４の実装スペースを用意し
ておけば、記憶ブロツク４の増設とともに共通制
御部３を変更する必要はない。
ところが、記憶ブロツク４の増設とは別に、１
個の記憶ブロツク４の記憶装置を拡張する場合に
は、共通制御部３とのインタフエース５がアドレ
ス的に一致しなくなるため、共通制御部３の構成
を変更する必要がある。例えば、記憶ブロツク当
りの最大記憶容量を、32Kワード×２バイトから
128Kワード×２バイトに拡張する場合に、チツ
プ・サイズが大きくなるとき、あるいは、記憶装
置自体の世代交代が行われるときであれば、共通
制御部３を新たに設計すればよいので、何ら問題
はない。
個の記憶ブロツク４の記憶装置を拡張する場合に
は、共通制御部３とのインタフエース５がアドレ
ス的に一致しなくなるため、共通制御部３の構成
を変更する必要がある。例えば、記憶ブロツク当
りの最大記憶容量を、32Kワード×２バイトから
128Kワード×２バイトに拡張する場合に、チツ
プ・サイズが大きくなるとき、あるいは、記憶装
置自体の世代交代が行われるときであれば、共通
制御部３を新たに設計すればよいので、何ら問題
はない。
しかし、近年、半導体記憶デバイスの記憶密度
の向上は著しく、例えばＮ−MOS RAMについ
ても、ほぼ同一サイズのチツプ当りの記憶容量が
4Kビツト、16Kビツト、64Kビツトと順次増大
し、市販されている。
の向上は著しく、例えばＮ−MOS RAMについ
ても、ほぼ同一サイズのチツプ当りの記憶容量が
4Kビツト、16Kビツト、64Kビツトと順次増大
し、市販されている。
このような情勢から、ビツト単価が廉価となる
ため、ユーザは既設の記憶装置に対して同じスペ
ースの中での記憶容量の拡張を望む場合が多い。
ため、ユーザは既設の記憶装置に対して同じスペ
ースの中での記憶容量の拡張を望む場合が多い。
本発明の目的は、このような要望に答えるた
め、既設の記憶装置において、記憶ブロツク当り
の最大記憶容量を拡張する場合でも、共通制御部
を設計変更することなく、共通制御部とのインタ
フエース単位のブロツク当りの最大記憶容量の拡
張と、拡張された記憶ブロツクの増設を簡単に行
える記憶装置を提供することにある。
め、既設の記憶装置において、記憶ブロツク当り
の最大記憶容量を拡張する場合でも、共通制御部
を設計変更することなく、共通制御部とのインタ
フエース単位のブロツク当りの最大記憶容量の拡
張と、拡張された記憶ブロツクの増設を簡単に行
える記憶装置を提供することにある。
上記目的を達成するため、本発明の記憶装置
は、各々記憶素子アレイで構成された複数のチツ
プを内蔵する複数個の記憶ブロツクと、記憶ブロ
ツクを共通に制御する制御部とを有する記憶装置
において、制御部には、複数ビツトからなるアド
レスデータビツトを格納するアドレスデータビツ
トレジスタと、上記アドレスデータレジスタから
切替手段を介さずに上記アドレスデータビツトの
うちの所定ビツトを入力して、記憶素子アレイ中
のワード行とワード列を選択するためのワード行
番地選択用ビツトと、ワード列番地選択用ビツト
とを出力するマルチプレクサと、アドレスデータ
ビツトのうちの所定ビツトと重複しない第１のビ
ツト配列と、所定ビツトのうちの記憶アレイの選
択に使用しないビツトを含む第２のビツト配列と
を入力して、記憶ブロツクの記憶容量の拡張ない
し縮小を示す切替信号にしたがつて、記憶ブロツ
クの指定に使用する記憶ブロツク選択信号を第１
または第２のビツト配列のいずれかより生成して
出力する手段とを設け、記憶ブロツク選択信号と
マルチプレクサされたワード行番地選択用ビツト
とワード列番地選択用ビツトとを用いて記憶チツ
プの記憶素子アレイを選択することに特徴があ
る。
は、各々記憶素子アレイで構成された複数のチツ
プを内蔵する複数個の記憶ブロツクと、記憶ブロ
ツクを共通に制御する制御部とを有する記憶装置
において、制御部には、複数ビツトからなるアド
レスデータビツトを格納するアドレスデータビツ
トレジスタと、上記アドレスデータレジスタから
切替手段を介さずに上記アドレスデータビツトの
うちの所定ビツトを入力して、記憶素子アレイ中
のワード行とワード列を選択するためのワード行
番地選択用ビツトと、ワード列番地選択用ビツト
とを出力するマルチプレクサと、アドレスデータ
ビツトのうちの所定ビツトと重複しない第１のビ
ツト配列と、所定ビツトのうちの記憶アレイの選
択に使用しないビツトを含む第２のビツト配列と
を入力して、記憶ブロツクの記憶容量の拡張ない
し縮小を示す切替信号にしたがつて、記憶ブロツ
クの指定に使用する記憶ブロツク選択信号を第１
または第２のビツト配列のいずれかより生成して
出力する手段とを設け、記憶ブロツク選択信号と
マルチプレクサされたワード行番地選択用ビツト
とワード列番地選択用ビツトとを用いて記憶チツ
プの記憶素子アレイを選択することに特徴があ
る。
以下、本発明の実施例を、図面により説明す
る。
る。
第３図は、本発明の実施例を示すアドレス・デ
ータ・ビツト切替機構を備えた記憶装置のブロツ
ク図である。
ータ・ビツト切替機構を備えた記憶装置のブロツ
ク図である。
第３図において、プロセツサ１に接続された記
憶装置２は、共通制御部３と１個ないし複数個の
記憶ブロツク４から構成される。
憶装置２は、共通制御部３と１個ないし複数個の
記憶ブロツク４から構成される。
共通制御部３は、プロセツサ１より送出された
アドレス・データを格納するアドレス・データ・
レジスタ１３、アドレス・データ・ビツトの用途
変更を行うためのアドレス・データ・ビツト切替
機構１０〜１２、８本のアドレス・データ・バス
１９にアドレス・データの一部を時分割で送出す
るためのマルチプレクサ１４、２本の素子イネー
ブル線１８の任意の１本を選択するデコーダ１
５，１６本のMS選択信号線１７の任意の１本を
選択するデコーダ１６から構成されている。
アドレス・データを格納するアドレス・データ・
レジスタ１３、アドレス・データ・ビツトの用途
変更を行うためのアドレス・データ・ビツト切替
機構１０〜１２、８本のアドレス・データ・バス
１９にアドレス・データの一部を時分割で送出す
るためのマルチプレクサ１４、２本の素子イネー
ブル線１８の任意の１本を選択するデコーダ１
５，１６本のMS選択信号線１７の任意の１本を
選択するデコーダ１６から構成されている。
記憶ブロツク４は、アドレス・ゲート２０に接
続された記憶素子チツプ２２の２列と、これらに
共通に接続されたアドレス・データ・バツフア・
ゲート２１から構成されている。
続された記憶素子チツプ２２の２列と、これらに
共通に接続されたアドレス・データ・バツフア・
ゲート２１から構成されている。
共通制御部３は、記憶ブロツク４がMS選択信
号線１７に対応しているので、最大16ブロツクを
接続することができる。素子イネーブル線１８の
２本と、アドレス・データ・バス１９は、各記憶
ブロツク４に対して共通に接続されている。
号線１７に対応しているので、最大16ブロツクを
接続することができる。素子イネーブル線１８の
２本と、アドレス・データ・バス１９は、各記憶
ブロツク４に対して共通に接続されている。
なお、MS選択信号線１７、素子イネーブル線
１８およびアドレス・データ・バス１９は、第２
図におけるインタフエース５に対応する。
１８およびアドレス・データ・バス１９は、第２
図におけるインタフエース５に対応する。
また、タイミング系、その他の必要な機能は記
載を省略している。
載を省略している。
共通制御部３と記憶ブロツク４が接続されると
き、１メモリ・サイクル中にデコーダ１６で１個
の記憶ブロツク４のみを選択し、デコーダ１５で
選択された記憶ブロツク４内のアンド・ゲート２
０のうち、A0またはA1のいずれか一方を選択す
る。したがつて、記憶ブロツク４では、２列の記
憶素子チツプ２２のうちの１列（18ビツト＝２バ
イト）が選択されて、動作する。このとき、バツ
フア・ゲート２１を通過したアドレス・データ
は、記憶素子チツプ２２における各記憶素子アレ
イの１ビツトのアドレスを示す。
き、１メモリ・サイクル中にデコーダ１６で１個
の記憶ブロツク４のみを選択し、デコーダ１５で
選択された記憶ブロツク４内のアンド・ゲート２
０のうち、A0またはA1のいずれか一方を選択す
る。したがつて、記憶ブロツク４では、２列の記
憶素子チツプ２２のうちの１列（18ビツト＝２バ
イト）が選択されて、動作する。このとき、バツ
フア・ゲート２１を通過したアドレス・データ
は、記憶素子チツプ２２における各記憶素子アレ
イの１ビツトのアドレスを示す。
第４図は、第３図に示す記憶装置のアドレス・
データ・ビツトの用途を示す説明図である。
データ・ビツトの用途を示す説明図である。
第４図に示すアドレス・データ・ビツトが表示
３０は、第３図におけるアドレス・データ・レジ
スタ１３に対応しており、20〜223のバイト・ア
ドレスの24ビツトを示している。
３０は、第３図におけるアドレス・データ・レジ
スタ１３に対応しており、20〜223のバイト・ア
ドレスの24ビツトを示している。
記憶装置２は、記憶素子チツプ２２の各々が
16384ワード×１ビツト（＝16Kビツト）／チツ
プの記憶容量であれば、記憶ブロツク４の最大記
憶容量は約64Kバイトとなるから、16個の記憶ブ
ロツク分で最大約1Mバイトとなる。
16384ワード×１ビツト（＝16Kビツト）／チツ
プの記憶容量であれば、記憶ブロツク４の最大記
憶容量は約64Kバイトとなるから、16個の記憶ブ
ロツク分で最大約1Mバイトとなる。
記憶容量を、64Kバイトから順に64Kバイト単
位で最大1Mバイトまで増設可能にするためには、
アドレス・データ・ビツトの用途を第４図のケー
スＡに示すように定める。すなわち、用途表示
（ECS）３１は、21〜27のビツトを記憶素子チツ
プ２２内の記憶素子アレイ中のワード行番地選択
用とし、用途表示（ERS）３２は、28〜214のビ
ツトを同じくワード例番地選択用とし、用途表示
（CS）３３は、215のビツトを２列の記憶素子チ
ツプ（C0〜C17）２２のうちの任意の１列を選択
するチツプ選択用とし、用途表示（MSS）３４
は、216〜219を16ブロツク中の任意の１個の記憶
ブロツク４を選択するMS選択用として、それぞ
れ使用する。
位で最大1Mバイトまで増設可能にするためには、
アドレス・データ・ビツトの用途を第４図のケー
スＡに示すように定める。すなわち、用途表示
（ECS）３１は、21〜27のビツトを記憶素子チツ
プ２２内の記憶素子アレイ中のワード行番地選択
用とし、用途表示（ERS）３２は、28〜214のビ
ツトを同じくワード例番地選択用とし、用途表示
（CS）３３は、215のビツトを２列の記憶素子チ
ツプ（C0〜C17）２２のうちの任意の１列を選択
するチツプ選択用とし、用途表示（MSS）３４
は、216〜219を16ブロツク中の任意の１個の記憶
ブロツク４を選択するMS選択用として、それぞ
れ使用する。
このような用途に使用するため、第３図におい
て、アドレス・データ・ビツト切替機構１０〜１
２に切替信号を加えて、ビツト選択を行なつてい
る。
て、アドレス・データ・ビツト切替機構１０〜１
２に切替信号を加えて、ビツト選択を行なつてい
る。
記憶装置の高密化により、記憶素子チツプ２２
を65536ワード×１ビツト（＝64Kビツト）／チ
ツプの記憶容量を備えたものに置き替えて、記憶
ブロツク４の最大記憶容量を256Kバイトに拡張
し、かつ記憶装置２として256Kバイト単位で最
大4Mバイトまで増設できるようにするためには、
アドレス・データ・ビツトの用途を第４図のケー
スＢに示すように定める必要がある。
を65536ワード×１ビツト（＝64Kビツト）／チ
ツプの記憶容量を備えたものに置き替えて、記憶
ブロツク４の最大記憶容量を256Kバイトに拡張
し、かつ記憶装置２として256Kバイト単位で最
大4Mバイトまで増設できるようにするためには、
アドレス・データ・ビツトの用途を第４図のケー
スＢに示すように定める必要がある。
第４図に示す用途表示３５，３６，３７，３８
は、それぞれ記憶素子チツプ２２内の記憶素子ア
レイ中のワード行番地選択用、同じくワード列番
地選択用、チツプ選択用およびMS選択用として
使用される。
は、それぞれ記憶素子チツプ２２内の記憶素子ア
レイ中のワード行番地選択用、同じくワード列番
地選択用、チツプ選択用およびMS選択用として
使用される。
第３図において、第４図のケースＢのような用
途に使用するため、アドレス・データ・ビツト切
替機構１０〜１２に加える切替信号を変更し、12
ビツトのアドレス・データ・ビツトを切り替えて
マルチプレクサ１４、デコーダ１５，１６に送出
する。
途に使用するため、アドレス・データ・ビツト切
替機構１０〜１２に加える切替信号を変更し、12
ビツトのアドレス・データ・ビツトを切り替えて
マルチプレクサ１４、デコーダ１５，１６に送出
する。
なお、ケースＡのときには、28のビツトに対応
するマルチプレクサ１４のM7の出力は記憶ブロ
ツク４側では使用しないが、ケースＢのときには
使用するので、ケースＢのためにハードウエアを
用意しておく。
するマルチプレクサ１４のM7の出力は記憶ブロ
ツク４側では使用しないが、ケースＢのときには
使用するので、ケースＢのためにハードウエアを
用意しておく。
また、デコーダ１５に加えられるTF信号は、
記憶素子チツプ２２の起動タイミング信号であ
り、マルチプレクサ１４に加えられるTRC信号
はアドレス・データを時分割で送出するためのタ
イミング信号である。
記憶素子チツプ２２の起動タイミング信号であ
り、マルチプレクサ１４に加えられるTRC信号
はアドレス・データを時分割で送出するためのタ
イミング信号である。
第３図および第４図では、基本的なアドレス・
データ・ビツト切替機構１０〜１２を備えた記憶
装置２を示している。
データ・ビツト切替機構１０〜１２を備えた記憶
装置２を示している。
第５図は、本発明の他の実施例を示す記憶装置
のブロツク図であり、簡略化したアドレス・デー
タ・ビツト切替機構を備えた場合を示す。
のブロツク図であり、簡略化したアドレス・デー
タ・ビツト切替機構を備えた場合を示す。
アドレス・データ・ビツト切替機構（G8〜
G11）１２は、４ビツトを切り替えるだけで、記
憶容量の拡張を実現できる。アドレス・データ・
ビツト切替機構１２以外の構成は、第３図と同じ
であるので説明を省略する。
G11）１２は、４ビツトを切り替えるだけで、記
憶容量の拡張を実現できる。アドレス・データ・
ビツト切替機構１２以外の構成は、第３図と同じ
であるので説明を省略する。
第６図は、第５図に示す記憶装置２におけるア
ドレス・データ・ビツトの用途の説明図である。
ドレス・データ・ビツトの用途の説明図である。
第６図のケースＡは、第４図のケースＡと全く
同一であり、記憶素子チツプ２２が16Kビツト／
チツプの場合である。また、第６図のケースＣ
は、記憶素子チツプ２２が64Kビツト／チツプの
ときであり、用途表示（ECS）３１，３９は記憶
素子アレイ中のワード行番地選択用、用途表示
（ERS）３２，４０は同じくワード列番地選択
用、用途表示（CS）３３はチツプ選択用、用途
表示（MSS）３８はMS選択用として、それぞれ
使用される。ケースＡとケースＣのアドレス・デ
ータ・ビツト切り替えは、用途目的により第５図
の切替機構（G8〜G11）１２に加えられた切替
信号により行うことができ、アドレス・データ・
ビツトの216〜219の４ビツトを切り替えるのみで
よい。
同一であり、記憶素子チツプ２２が16Kビツト／
チツプの場合である。また、第６図のケースＣ
は、記憶素子チツプ２２が64Kビツト／チツプの
ときであり、用途表示（ECS）３１，３９は記憶
素子アレイ中のワード行番地選択用、用途表示
（ERS）３２，４０は同じくワード列番地選択
用、用途表示（CS）３３はチツプ選択用、用途
表示（MSS）３８はMS選択用として、それぞれ
使用される。ケースＡとケースＣのアドレス・デ
ータ・ビツト切り替えは、用途目的により第５図
の切替機構（G8〜G11）１２に加えられた切替
信号により行うことができ、アドレス・データ・
ビツトの216〜219の４ビツトを切り替えるのみで
よい。
さらに、第５図では示されていないが、デコー
ダ１５にアドレス・データ・ビツト切替機構を追
加して、簡略化された切替機構を実現することも
できる。その場合のアドレス・データ・ビツトの
用途を第６図のケースＤに示す。ケースＤはケー
スＣと同じように、記憶素子チツプ２２を64Kビ
ツト／チツプにしたときであり、用途表示
（ECS）４１は記憶素子アレイ中のワード行番地
選択用、用途表示（ERS）４２は同じくワード
列番地選択用、用途表示（CS）４３はチツプ選
択用としてそれぞれ使用される。他の用途表示３
１，３２，３８は、ケースＣと同じであり、また
ケースＡとケースＤのアドレス・データ・ビツト
切り替えは、ケースＡとケースＣの場合と同じよ
うにして行われる。この場合に、切り替える必要
があるアドレス・データ・ビツトは215〜219の５
ビツトである。
ダ１５にアドレス・データ・ビツト切替機構を追
加して、簡略化された切替機構を実現することも
できる。その場合のアドレス・データ・ビツトの
用途を第６図のケースＤに示す。ケースＤはケー
スＣと同じように、記憶素子チツプ２２を64Kビ
ツト／チツプにしたときであり、用途表示
（ECS）４１は記憶素子アレイ中のワード行番地
選択用、用途表示（ERS）４２は同じくワード
列番地選択用、用途表示（CS）４３はチツプ選
択用としてそれぞれ使用される。他の用途表示３
１，３２，３８は、ケースＣと同じであり、また
ケースＡとケースＤのアドレス・データ・ビツト
切り替えは、ケースＡとケースＣの場合と同じよ
うにして行われる。この場合に、切り替える必要
があるアドレス・データ・ビツトは215〜219の５
ビツトである。
第４図および第６図に示したアドレス・デー
タ・ビツトの用途例は、記憶素子チツプ２２に
16Kビツト／チツプを使用することを基本にして
いるが、他の容量の記憶素子チツプを基本にする
こともできる。
タ・ビツトの用途例は、記憶素子チツプ２２に
16Kビツト／チツプを使用することを基本にして
いるが、他の容量の記憶素子チツプを基本にする
こともできる。
第７図は、本発明の他の実施例を示すアドレ
ス・データ・ビツトの用途配列図である。
ス・データ・ビツトの用途配列図である。
第７図では、64Kビツト／チツプを基本とした
場合で、記憶容量を縮小する際に、記憶素子チツ
プ２２の容量を小さいものと交換するときのアド
レス・データ・ビツトの用途例を示す。
場合で、記憶容量を縮小する際に、記憶素子チツ
プ２２の容量を小さいものと交換するときのアド
レス・データ・ビツトの用途例を示す。
第７図のケースＢは、64Kビツト／チツプのと
きの用途を示しており、第４図のケースＢで説明
したとおり、用途表示（ECS）３５、（ERS）３
６、（CS）３７、（MSS）３８を基本として切替
機構を備えている。ケースＦは、記憶素子チツプ
２２が16Kビツト／チツプのときであり、用途表
示（ECS）３１、（CS）４４、（ERS）４５、
（MSS）３４は、それぞれ記憶素子アレイ中のワ
ード行番地選択用、チツプ選択用、記憶素子アレ
イ中のワード列番地選択用、MS選択用として使
用される。
きの用途を示しており、第４図のケースＢで説明
したとおり、用途表示（ECS）３５、（ERS）３
６、（CS）３７、（MSS）３８を基本として切替
機構を備えている。ケースＦは、記憶素子チツプ
２２が16Kビツト／チツプのときであり、用途表
示（ECS）３１、（CS）４４、（ERS）４５、
（MSS）３４は、それぞれ記憶素子アレイ中のワ
ード行番地選択用、チツプ選択用、記憶素子アレ
イ中のワード列番地選択用、MS選択用として使
用される。
第７図より明らかなように、ケースＢとケース
Ｆの用途切り替えに必要なアドレス・データ・ビ
ツト数は、28，216，217，220，221の計５ビツトと
なる。
Ｆの用途切り替えに必要なアドレス・データ・ビ
ツト数は、28，216，217，220，221の計５ビツトと
なる。
このように、用途切り替えが必要なビツト数だ
け切替機構を設けて、ビツト対応に割り付けを行
つておくことにより、記憶素子チツプの記憶容量
の拡張あるいは縮小、ならびに記憶ブロツクの増
設が可能となる。
け切替機構を設けて、ビツト対応に割り付けを行
つておくことにより、記憶素子チツプの記憶容量
の拡張あるいは縮小、ならびに記憶ブロツクの増
設が可能となる。
第８図は、本発明の実施例を示すアドレス・デ
ータ・ビツト切替機構の構成図である。
ータ・ビツト切替機構の構成図である。
第８図は、一例として第５図に示す切替機構１
２を、第６図のケースＡとケースＣの用途にした
がつて切り替えができるように構成したものであ
る。すわち、ケースＡの用途で使用する場合に
は、切替信号“１”を入力することにより、アン
ド・ゲートＡ１，Ａ３，Ａ５，Ａ７が開き、216
〜219の４ビツトが（MSS）３４の信号としてデ
コーダ１６に入力し、そこで解読されて16個の記
憶ブロツクの１つを選択する。
２を、第６図のケースＡとケースＣの用途にした
がつて切り替えができるように構成したものであ
る。すわち、ケースＡの用途で使用する場合に
は、切替信号“１”を入力することにより、アン
ド・ゲートＡ１，Ａ３，Ａ５，Ａ７が開き、216
〜219の４ビツトが（MSS）３４の信号としてデ
コーダ１６に入力し、そこで解読されて16個の記
憶ブロツクの１つを選択する。
次に、ケースＣの用途で使用する場合には、切
替信号“０”を入力することにより、アンド・ゲ
ートＡ２，Ａ４，Ａ６，Ａ８が開き、218〜221の
４ビツトが（MSS）３８の信号としてデコーダ
１６に入力される。
替信号“０”を入力することにより、アンド・ゲ
ートＡ２，Ａ４，Ａ６，Ａ８が開き、218〜221の
４ビツトが（MSS）３８の信号としてデコーダ
１６に入力される。
したがつて、第３図の切替機構（G0〜G11）
１０〜１２や第５図の切替機構（G8〜G11）１
２を設けることにより、制御部３の設計変更を行
うことなく、例えば、最大記憶容量64Kバイトか
ら256Kバイト、あるいは64Kバイトから16Kバイ
トに記憶ブロツクを切り替えて、簡単に拡張また
は縮小が可能であり、かつブロツク単位で順に増
設が可能となる。また、第６図のケースＡ，Ｃ，
Ｄに示すように、記憶素子チツプが16Kビツト／
チツプのときの記憶素子アレイ中のワード（行と
列）選択用アドレス・データ・ビツト（ECS）３
１と（ERS）４２の14ビツト、または（ECS）
３１と（ERS）３２の14ビツトを切り替えない
ように定めれば、切り替えのビツト数は12ビツト
から４ないし５ビツトに少くなる。これによつ
て、ハードウエアン量が減少するとともに、記憶
素子アレイ中のワード（行と列）選択用アドレ
ス・データの遅れがなくなるため、メモリ・アク
セス・タイムの遅延増加は防止される。
１０〜１２や第５図の切替機構（G8〜G11）１
２を設けることにより、制御部３の設計変更を行
うことなく、例えば、最大記憶容量64Kバイトか
ら256Kバイト、あるいは64Kバイトから16Kバイ
トに記憶ブロツクを切り替えて、簡単に拡張また
は縮小が可能であり、かつブロツク単位で順に増
設が可能となる。また、第６図のケースＡ，Ｃ，
Ｄに示すように、記憶素子チツプが16Kビツト／
チツプのときの記憶素子アレイ中のワード（行と
列）選択用アドレス・データ・ビツト（ECS）３
１と（ERS）４２の14ビツト、または（ECS）
３１と（ERS）３２の14ビツトを切り替えない
ように定めれば、切り替えのビツト数は12ビツト
から４ないし５ビツトに少くなる。これによつ
て、ハードウエアン量が減少するとともに、記憶
素子アレイ中のワード（行と列）選択用アドレ
ス・データの遅れがなくなるため、メモリ・アク
セス・タイムの遅延増加は防止される。
以上説明したように、本発明によれば、既設の
記憶装置に対して、記憶ブロツク当りの最大記憶
容量を拡大または縮小する場合でも、共通制御部
を設計変更することなく、しかも記憶ブロツクの
増設を簡単に行うことができるので、ユーザは半
導体記憶デバイスの進歩に伴つて記憶素子チツプ
を交換することができ、きわめて便利となる。
記憶装置に対して、記憶ブロツク当りの最大記憶
容量を拡大または縮小する場合でも、共通制御部
を設計変更することなく、しかも記憶ブロツクの
増設を簡単に行うことができるので、ユーザは半
導体記憶デバイスの進歩に伴つて記憶素子チツプ
を交換することができ、きわめて便利となる。
第１図は記憶装置における制御方式の種類を説
明するブロツク図、第２図は本発明が適用される
制御方式の記憶装置ブロツク図、第３図は本発明
の実施例を示すアドレス・データ・ビツト切替機
構を備えた記憶装置のブロツク図、第４図は第３
図の記憶装置におけるアドレス・データ・ビツト
の用途を示す説明図、第５図は本発明の他の実施
例を示す記憶装置のブロツク図、第６図は第５図
の記憶装置におけるアドレス・データ・ビツトの
用途を示す説明図、第７図は本発明の他の実施例
を示すアドレス・データ・ビツトの用途配列図、
第８図は本発明の実施例を示すアドレス・デー
タ・ビツト切替機構の構成図である。 １：プロセツサ、２：記憶装置、３：制御部、
４：記憶ブロツク、５：インタフエース、１０〜
１２：アドレス・データ・ビツト切替機構、１
３：アドレス・データ・レジスタ、１４：マルチ
プレクサ、１５，１６：デコーダ、１７：MS選
択信号線、１８：素子イネーブル線、１９：アド
レス・データ・バス、２０：アンド・ゲート、２
１：バツフア・ゲート、２２：記憶素子チツプ。
明するブロツク図、第２図は本発明が適用される
制御方式の記憶装置ブロツク図、第３図は本発明
の実施例を示すアドレス・データ・ビツト切替機
構を備えた記憶装置のブロツク図、第４図は第３
図の記憶装置におけるアドレス・データ・ビツト
の用途を示す説明図、第５図は本発明の他の実施
例を示す記憶装置のブロツク図、第６図は第５図
の記憶装置におけるアドレス・データ・ビツトの
用途を示す説明図、第７図は本発明の他の実施例
を示すアドレス・データ・ビツトの用途配列図、
第８図は本発明の実施例を示すアドレス・デー
タ・ビツト切替機構の構成図である。 １：プロセツサ、２：記憶装置、３：制御部、
４：記憶ブロツク、５：インタフエース、１０〜
１２：アドレス・データ・ビツト切替機構、１
３：アドレス・データ・レジスタ、１４：マルチ
プレクサ、１５，１６：デコーダ、１７：MS選
択信号線、１８：素子イネーブル線、１９：アド
レス・データ・バス、２０：アンド・ゲート、２
１：バツフア・ゲート、２２：記憶素子チツプ。
Claims (1)
- １ 各々記憶素子アレイで構成された複数のチツ
プを内蔵する複数個の記憶ブロツクと、該記憶ブ
ロツクを共通に制御する制御部とを有する記憶装
置において、上記制御部には、複数ビツトからな
るアドレスデータビツトを格納するアドレスデー
タビツトレジスタと、上記アドレスデータレジス
タから切替手段を介さずに上記アドレスデータビ
ツトのうちの所定ビツトを入力して、記憶素子ア
レイ中のワード行とワード列を選択するためのワ
ード行番地選択用ビツトと、ワード列番地選択用
ビツトとを出力するマルチプレクサと、上記アド
レスデータビツトのうちの上記所定ビツトと重複
しない第１のビツト配列と、上記所定ビツトのう
ちの上記記憶アレイの選択に使用しないビツトを
含む第２のビツト配列とを入力して、上記記憶ブ
ロツクの記憶容量の拡張ないし縮小を示す切替信
号にしたがつて、上記記憶ブロツクの指定に使用
する記憶ブロツク選択信号を上記第１または第２
のビツト配列のいずれかより生成して出力する手
段とを設け、上記記憶ブロツク選択信号とマルチ
プレクスされた上記ワード行番地選択用ビツトと
上記ワード列番地選択用ビツトとを用いて上記記
憶チツプの記憶素子アレイを選択することを特徴
とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8739480A JPS5713561A (en) | 1980-06-27 | 1980-06-27 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8739480A JPS5713561A (en) | 1980-06-27 | 1980-06-27 | Memory device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30872491A Division JPH0719219B2 (ja) | 1991-11-25 | 1991-11-25 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5713561A JPS5713561A (en) | 1982-01-23 |
| JPH033254B2 true JPH033254B2 (ja) | 1991-01-18 |
Family
ID=13913658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8739480A Granted JPS5713561A (en) | 1980-06-27 | 1980-06-27 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5713561A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4545010A (en) * | 1983-03-31 | 1985-10-01 | Honeywell Information Systems Inc. | Memory identification apparatus and method |
| SE458525B (sv) * | 1985-05-23 | 1989-04-10 | Pharmacia Ab | Foerfarande foer tvaerbindning av en poroes agar- eller agarosgel |
| JPS61273656A (ja) * | 1985-05-30 | 1986-12-03 | Fujitsu Ltd | デ−タ転送制御方式 |
| JPS62168248A (ja) * | 1986-01-20 | 1987-07-24 | Nec Corp | メモリ装置 |
| JP2587415B2 (ja) * | 1986-01-22 | 1997-03-05 | テキサス インスツルメンツ インコーポレイテッド | メモリバンクの選択が可変なデ−タ処理システム |
| JPS63186345A (ja) * | 1987-01-29 | 1988-08-01 | Toshiba Corp | アドレス多重化制御回路 |
| JPH05346886A (ja) * | 1991-03-19 | 1993-12-27 | Oki Data Syst:Kk | ダイナミックｒａｍのアドレス指定方式 |
| US7156018B2 (en) | 2001-04-09 | 2007-01-02 | Koenig & Bauer Aktiengesellschaft | Printing couple in a printing machine with a pivotable transfer cylinder |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5149533B2 (ja) * | 1971-12-16 | 1976-12-27 |
-
1980
- 1980-06-27 JP JP8739480A patent/JPS5713561A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5713561A (en) | 1982-01-23 |
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