JPH0719219B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPH0719219B2 JPH0719219B2 JP30872491A JP30872491A JPH0719219B2 JP H0719219 B2 JPH0719219 B2 JP H0719219B2 JP 30872491 A JP30872491 A JP 30872491A JP 30872491 A JP30872491 A JP 30872491A JP H0719219 B2 JPH0719219 B2 JP H0719219B2
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Description
【０００１】
【産業上の利用分野】本発明は、記憶装置に関するもの
であり、詳しくは、集中制御式記憶装置の共通制御部を
変更することなく、記憶ブロックの容量の拡張と増設を
可能にした記憶装置の構成に関するものである。
であり、詳しくは、集中制御式記憶装置の共通制御部を
変更することなく、記憶ブロックの容量の拡張と増設を
可能にした記憶装置の構成に関するものである。
【０００２】
【従来の技術】従来、情報処理装置においては、図７
（ａ）に示すように、各記憶ブロック４ごとに独立の制
御部３を設けた１台以上の分散制御式記憶装置を接続
し、プロセッサ１より各記憶装置に対してアクセスを行
っている。しかし、近年ＬＳＩメモリ素子の高集積化と
ともに、図７（ｂ）に示すような複数個の記憶ブロック
４を１個の共通制御部３で制御する集中制御式記憶装置
が出現している。集中制御式記憶装置では、記憶ブロッ
ク４は増設単位となり、１台の記憶装置に搭載するメモ
リ容量は記憶ブロック４の容量を単位として変更するこ
とができる。なお、集中制御式記憶装置を使用する情報
処理システムでは、システム中に１台の記憶装置のみを
使用する場合が多い。
（ａ）に示すように、各記憶ブロック４ごとに独立の制
御部３を設けた１台以上の分散制御式記憶装置を接続
し、プロセッサ１より各記憶装置に対してアクセスを行
っている。しかし、近年ＬＳＩメモリ素子の高集積化と
ともに、図７（ｂ）に示すような複数個の記憶ブロック
４を１個の共通制御部３で制御する集中制御式記憶装置
が出現している。集中制御式記憶装置では、記憶ブロッ
ク４は増設単位となり、１台の記憶装置に搭載するメモ
リ容量は記憶ブロック４の容量を単位として変更するこ
とができる。なお、集中制御式記憶装置を使用する情報
処理システムでは、システム中に１台の記憶装置のみを
使用する場合が多い。
【０００３】集中制御式記憶装置の増設方法は、図８に
示すように、各記憶ブロック４ごとに共通制御部３との
インタフェ−ス５が同じであるから、共通制御部３にあ
らかじめ必要ブロック数のインタフェ−ス５と記憶ブロ
ック４の実装スペ−スを用意しておけば、記憶ブロック
４の増設とともに共通制御部３を変更する必要はない。
ところが、記憶ブロック４の増設とは別に、１個の記憶
ブロック４の記憶装置を拡張する場合には、共通制御部
３とのインタフェ−ス５がアドレス的に一致しなくなる
ため、共通制御部３の構成を変更する必要がある。例え
ば、記憶ブロック当りの最大記憶容量を、３２Ｋワ−ド
×２バイトから１２８Ｋワ−ド×２バイトに拡張する場
合に、チップサイズが大きくなるとき、あるいは記憶装
置自体の世代交代が行われるときであれば、共通制御部
３を新たに設計すればよいので、何等問題はない。
示すように、各記憶ブロック４ごとに共通制御部３との
インタフェ−ス５が同じであるから、共通制御部３にあ
らかじめ必要ブロック数のインタフェ−ス５と記憶ブロ
ック４の実装スペ−スを用意しておけば、記憶ブロック
４の増設とともに共通制御部３を変更する必要はない。
ところが、記憶ブロック４の増設とは別に、１個の記憶
ブロック４の記憶装置を拡張する場合には、共通制御部
３とのインタフェ−ス５がアドレス的に一致しなくなる
ため、共通制御部３の構成を変更する必要がある。例え
ば、記憶ブロック当りの最大記憶容量を、３２Ｋワ−ド
×２バイトから１２８Ｋワ−ド×２バイトに拡張する場
合に、チップサイズが大きくなるとき、あるいは記憶装
置自体の世代交代が行われるときであれば、共通制御部
３を新たに設計すればよいので、何等問題はない。
【０００４】
【発明が解決しようとする課題】しかし、近年、半導体
記憶デバイスの記憶密度の向上は著しく、例えばＮ−Ｍ
ＯＳ ＲＡＭについても、ほぼ同一サイズのチップ当り
の記憶容量が４Ｋビット、１６Ｋビット、６４Ｋビット
と順次増大し、市販されている。このような情勢から、
ビット単価が廉価となるため、ユ−ザは既設の記憶装置
に対して同じスペ−スの中での記憶容量の拡張を望む場
合が多い。本発明の目的は、このような従来の課題を解
決し、既設の記憶装置において、記憶ブロック当りの最
大記憶容量を拡張する場合でも、共通制御部を設計変更
することなく、共通制御部とのインタフェ−ス単位のブ
ロック当りの最大記憶容量の拡張と、拡張された記憶ブ
ロックの増設を簡単に行える記憶装置を提供することに
ある。
記憶デバイスの記憶密度の向上は著しく、例えばＮ−Ｍ
ＯＳ ＲＡＭについても、ほぼ同一サイズのチップ当り
の記憶容量が４Ｋビット、１６Ｋビット、６４Ｋビット
と順次増大し、市販されている。このような情勢から、
ビット単価が廉価となるため、ユ−ザは既設の記憶装置
に対して同じスペ−スの中での記憶容量の拡張を望む場
合が多い。本発明の目的は、このような従来の課題を解
決し、既設の記憶装置において、記憶ブロック当りの最
大記憶容量を拡張する場合でも、共通制御部を設計変更
することなく、共通制御部とのインタフェ−ス単位のブ
ロック当りの最大記憶容量の拡張と、拡張された記憶ブ
ロックの増設を簡単に行える記憶装置を提供することに
ある。
【０００５】上記目的を達成するため、本発明の記憶装
置は、各々記憶素子アレイで構成された複数のチップを
内蔵する複数個の記憶ブロック（４）と、該記憶ブロッ
クを共通に制御する制御部（３）とを有する記憶装置に
おいて、上記制御部（３）には複数ビットから成るアド
レスデータビット（２ 0 〜２ 23 ）を格納するアドレスデ
ータビットレジスタ（１３）と、上記アドレスデータビ
ットレジスタ（１３）から所定ビット（２ 1 〜２ 16 ）中
の一部分のビット（２ 8 〜２ 15 ）を切替手段（１０）を
介し、更に所定ビット中の一部分のビットと一部重複す
るビット（２ 8 ）を含む残りビット（２ 1 〜２ 8 ，２ 16 ）
を切替手段（１０）を介さずに各々入力して、記憶素子
アレイ中のワード行とワード列を選択するためのワード
行番地選択用ビット（３１，３５）とワード列番地選択
用ビット（３２，３６）とを出力するマルチプレクサ
（１４）と、上記アドレスデータビットのうちの上記所
定ビット（２ 1 〜２ 16 ）と重複しない第１のビット配列
（２ 17 〜２ 21 ）とチップ記憶容量を縮小したときには上
記所定ビットのうちの上記記憶アレイの選択に使用しな
いビット（２ 15 ，２ 16 ）を含む第２のビット配列（２ 15
〜２ 19 ）とを入力して、上記記憶ブロックの記憶容量の
拡張ないし縮小を示す切替信号に従って上記記憶ブロッ
クの指定に使用する記憶ブロック選択信号（１７）と記
憶素子列を選択するイネーブル信号（１８）を上記第１
または第２のビット配列のいずれかにより生成して出力
する手段（１２，１１）とを設け、上記記憶ブロック選
択信号（１７）とイネーブル信号（１８）とマルチプレ
クスされた上記ワード行番地選択用ビット（３１，３
５）と上記ワード列番地選択用ビット（３２，３６）と
を用いて上記記憶チップの記憶素子アレイを選択するこ
とを特徴としている。
置は、各々記憶素子アレイで構成された複数のチップを
内蔵する複数個の記憶ブロック（４）と、該記憶ブロッ
クを共通に制御する制御部（３）とを有する記憶装置に
おいて、上記制御部（３）には複数ビットから成るアド
レスデータビット（２ 0 〜２ 23 ）を格納するアドレスデ
ータビットレジスタ（１３）と、上記アドレスデータビ
ットレジスタ（１３）から所定ビット（２ 1 〜２ 16 ）中
の一部分のビット（２ 8 〜２ 15 ）を切替手段（１０）を
介し、更に所定ビット中の一部分のビットと一部重複す
るビット（２ 8 ）を含む残りビット（２ 1 〜２ 8 ，２ 16 ）
を切替手段（１０）を介さずに各々入力して、記憶素子
アレイ中のワード行とワード列を選択するためのワード
行番地選択用ビット（３１，３５）とワード列番地選択
用ビット（３２，３６）とを出力するマルチプレクサ
（１４）と、上記アドレスデータビットのうちの上記所
定ビット（２ 1 〜２ 16 ）と重複しない第１のビット配列
（２ 17 〜２ 21 ）とチップ記憶容量を縮小したときには上
記所定ビットのうちの上記記憶アレイの選択に使用しな
いビット（２ 15 ，２ 16 ）を含む第２のビット配列（２ 15
〜２ 19 ）とを入力して、上記記憶ブロックの記憶容量の
拡張ないし縮小を示す切替信号に従って上記記憶ブロッ
クの指定に使用する記憶ブロック選択信号（１７）と記
憶素子列を選択するイネーブル信号（１８）を上記第１
または第２のビット配列のいずれかにより生成して出力
する手段（１２，１１）とを設け、上記記憶ブロック選
択信号（１７）とイネーブル信号（１８）とマルチプレ
クスされた上記ワード行番地選択用ビット（３１，３
５）と上記ワード列番地選択用ビット（３２，３６）と
を用いて上記記憶チップの記憶素子アレイを選択するこ
とを特徴としている。
【０００６】
【作用】本発明においては、基本となる最大記憶容量を
備えた記憶ブロックを選択するための任意のメモリアド
レスデ−タビットの用途配列に対して、上記と異なる値
の最大記憶容量を備えた記憶ブロックを選択するための
メモリアドレスデ−タビットの用途配列を比較し、用途
が不一致となるビット数だけのアドレスデ−タビット切
替機構を上記制御部に設けて、切替え信号により切替え
られたアドレスデ−タビットにより記憶ブロックを選択
する。本発明では、チップの記憶容量を拡張した場合、
記憶素子のアドレス選択に使用する所定ビット以外のビ
ットをマルチプレクサに取り込んで、ワ−ド行およびワ
−ド列の番地選択用ビットとして順次出力するものであ
り、また、記憶ブロック選択信号を出力する場合、切替
機構によりアドレスデ−タビットのうち上記所定ビット
以外のビットと所定ビットに重複するビットを切替え選
択して出力する。これにより、既設の記憶装置に対し
て、最大容量を拡大ないし縮小する場合、共通制御部を
設計変更せずに、記憶ブロックの増設を簡単に行うこと
ができる。従って、記憶素子チップを新しいものに交換
することができる。
備えた記憶ブロックを選択するための任意のメモリアド
レスデ−タビットの用途配列に対して、上記と異なる値
の最大記憶容量を備えた記憶ブロックを選択するための
メモリアドレスデ−タビットの用途配列を比較し、用途
が不一致となるビット数だけのアドレスデ−タビット切
替機構を上記制御部に設けて、切替え信号により切替え
られたアドレスデ−タビットにより記憶ブロックを選択
する。本発明では、チップの記憶容量を拡張した場合、
記憶素子のアドレス選択に使用する所定ビット以外のビ
ットをマルチプレクサに取り込んで、ワ−ド行およびワ
−ド列の番地選択用ビットとして順次出力するものであ
り、また、記憶ブロック選択信号を出力する場合、切替
機構によりアドレスデ−タビットのうち上記所定ビット
以外のビットと所定ビットに重複するビットを切替え選
択して出力する。これにより、既設の記憶装置に対し
て、最大容量を拡大ないし縮小する場合、共通制御部を
設計変更せずに、記憶ブロックの増設を簡単に行うこと
ができる。従って、記憶素子チップを新しいものに交換
することができる。
【０００７】
【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の一実施例を示すアドレスデ
−タビット切替機構を備えた記憶装置のブロック図であ
る。図１において、プロセッサ１に接続された記憶装置
２は、共通制御部３と１個ないし複数個の記憶ブロック
４から構成されている。共通制御部３は、プロセッサ１
より送出されたアドレスデ−タを格納するアドレスデ−
タレジスタ１３、アドレスデ−タビットの用途変更を行
うためのアドレスデ−タビット切替機構１０〜１２、８
本のアドレスデ−タバス１９にアドレスデ−タの一部を
時分割で送出するためのマルチプレクサ１４、２本の素
子イネ−ブル線１８の任意の１本を選択するデコ−ダ１
５、１６本のＭＳ選択信号線１７の任意の１本を選択す
るデコ−ダ１６から構成されている。記憶ブロック４
は、アンドゲ−ト２０に接続された記憶素子チップ２２
の２列と、これらに共通に接続されたアドレスデ−タバ
ッファゲ−ト２１から構成されている。
説明する。図１は、本発明の一実施例を示すアドレスデ
−タビット切替機構を備えた記憶装置のブロック図であ
る。図１において、プロセッサ１に接続された記憶装置
２は、共通制御部３と１個ないし複数個の記憶ブロック
４から構成されている。共通制御部３は、プロセッサ１
より送出されたアドレスデ−タを格納するアドレスデ−
タレジスタ１３、アドレスデ−タビットの用途変更を行
うためのアドレスデ−タビット切替機構１０〜１２、８
本のアドレスデ−タバス１９にアドレスデ−タの一部を
時分割で送出するためのマルチプレクサ１４、２本の素
子イネ−ブル線１８の任意の１本を選択するデコ−ダ１
５、１６本のＭＳ選択信号線１７の任意の１本を選択す
るデコ−ダ１６から構成されている。記憶ブロック４
は、アンドゲ−ト２０に接続された記憶素子チップ２２
の２列と、これらに共通に接続されたアドレスデ−タバ
ッファゲ−ト２１から構成されている。
【０００８】共通制御部３は、記憶ブロック４がＭＳ選
択信号線１７に対応しているので、最大１６ブロックを
接続することができる。素子イネ−ブル線１８の２本
と、アドレスデ−タバス１９は、各記憶ブロック４に対
して共通に接続されている。なお、ＭＳ選択信号線１
７、素子イネ−ブル線１８およびアドレスデ−タバス１
９は、図８におけるインタフェ−ス５に対応する。ま
た、タイミング系、その他の必要な機能は記載を省略し
ている。共通制御部３と記憶ブロック４が接続されると
き、１メモリサイクル中にデコ−ダ１６で１個の記憶ブ
ロック４のみを選択し、デコ−ダ１５で選択された記憶
ブロック４内のアンドゲ−ト２０のうち、Ａ0またはＡ1
のいずれか一方を選択する。したがって、記憶ブロック
４では、２列の記憶素子チップ２２のうちの１列（１８
ビット＝２バイト）が選択されて、動作する。このと
き、バッファゲ−ト２１を通過したアドレスデ−タは、
記憶素子チップ２２における記憶素子アレイの１ビット
のアドレスを示す。
択信号線１７に対応しているので、最大１６ブロックを
接続することができる。素子イネ−ブル線１８の２本
と、アドレスデ−タバス１９は、各記憶ブロック４に対
して共通に接続されている。なお、ＭＳ選択信号線１
７、素子イネ−ブル線１８およびアドレスデ−タバス１
９は、図８におけるインタフェ−ス５に対応する。ま
た、タイミング系、その他の必要な機能は記載を省略し
ている。共通制御部３と記憶ブロック４が接続されると
き、１メモリサイクル中にデコ−ダ１６で１個の記憶ブ
ロック４のみを選択し、デコ−ダ１５で選択された記憶
ブロック４内のアンドゲ−ト２０のうち、Ａ0またはＡ1
のいずれか一方を選択する。したがって、記憶ブロック
４では、２列の記憶素子チップ２２のうちの１列（１８
ビット＝２バイト）が選択されて、動作する。このと
き、バッファゲ−ト２１を通過したアドレスデ−タは、
記憶素子チップ２２における記憶素子アレイの１ビット
のアドレスを示す。
【０００９】図２は、図１に示す記憶装置のアドレスデ
ータビットの用途を示す説明図である。図１に示すアド
レスデータレジスタ１３に対応しており、２0〜２23の
バイトアドレスの２４ビットを示している。記憶装置２
は、記憶素子チップ２２の各々が１６３８４ワード×１
ビット（＝１６Ｋビット）／チップの記憶容量であれ
ば、記憶ブロック４の最大記憶容量は約６４Ｋバイトと
なるから、１６個の記憶ブロック分で最大約１Ｍバイト
となる。記憶容量を６４Ｋバイトから順に６４Ｋバイト
単位で最大１Ｍバイトまで増設可能にするためには、ア
ドレスデータビットの用途を図２のケースＡに示すよう
に定める。すなわち、用途表示（ＥＣＳ）３１は、２1
〜２7のビットを記憶素子チップ２２内の記憶素子アレ
イ中のワード行番地選択用とし、用途表示（ＥＲＳ）３
２は、２8〜２14のビットを同じくワード列番地選択用
とし、用途表示（ＣＳ）３３は、２15のビットを２列の
記憶素子チップ（Ｃ0〜Ｃ17）２２のうちの任意の１列
を選択するチップ選択用とし、用途表示（ＭＳＳ）３４
は、２16〜２19を１６ブロック中の任意の１個の記憶ブ
ロック４を選択するＭＳ選択用として、それぞれ使用す
る。
ータビットの用途を示す説明図である。図１に示すアド
レスデータレジスタ１３に対応しており、２0〜２23の
バイトアドレスの２４ビットを示している。記憶装置２
は、記憶素子チップ２２の各々が１６３８４ワード×１
ビット（＝１６Ｋビット）／チップの記憶容量であれ
ば、記憶ブロック４の最大記憶容量は約６４Ｋバイトと
なるから、１６個の記憶ブロック分で最大約１Ｍバイト
となる。記憶容量を６４Ｋバイトから順に６４Ｋバイト
単位で最大１Ｍバイトまで増設可能にするためには、ア
ドレスデータビットの用途を図２のケースＡに示すよう
に定める。すなわち、用途表示（ＥＣＳ）３１は、２1
〜２7のビットを記憶素子チップ２２内の記憶素子アレ
イ中のワード行番地選択用とし、用途表示（ＥＲＳ）３
２は、２8〜２14のビットを同じくワード列番地選択用
とし、用途表示（ＣＳ）３３は、２15のビットを２列の
記憶素子チップ（Ｃ0〜Ｃ17）２２のうちの任意の１列
を選択するチップ選択用とし、用途表示（ＭＳＳ）３４
は、２16〜２19を１６ブロック中の任意の１個の記憶ブ
ロック４を選択するＭＳ選択用として、それぞれ使用す
る。
【００１０】このような用途に使用するため、図１にお
いて、アドレスデ−タビット切替機構１０〜１２に切替
信号を加えて、ビット選択を行っている。記憶装置の高
密化により、記憶素子チップ２２を６５５３６ワ−ド×
１ビット（＝６４Ｋビット）／チップの記憶容量を備え
たものに置き替えて、記憶ブロック４の最大記憶容量を
２５６Ｋバイトに拡張し、かつ記憶装置２として２５６
Ｋバイト単位で最大４Ｍバイトまで増設できるようにす
るためには、アドレスデ−タビットの用途を図２のケ−
スＢに示すように定める必要がある。図２に示す用途表
示３５，３６，３７，３８は、それぞれ記憶素子チップ
２２内の記憶素子アレイ中のワ−ド行番地選択用、同じ
くワ−ド列番地選択用、チップ選択用およびＭＳ選択用
として使用される。
いて、アドレスデ−タビット切替機構１０〜１２に切替
信号を加えて、ビット選択を行っている。記憶装置の高
密化により、記憶素子チップ２２を６５５３６ワ−ド×
１ビット（＝６４Ｋビット）／チップの記憶容量を備え
たものに置き替えて、記憶ブロック４の最大記憶容量を
２５６Ｋバイトに拡張し、かつ記憶装置２として２５６
Ｋバイト単位で最大４Ｍバイトまで増設できるようにす
るためには、アドレスデ−タビットの用途を図２のケ−
スＢに示すように定める必要がある。図２に示す用途表
示３５，３６，３７，３８は、それぞれ記憶素子チップ
２２内の記憶素子アレイ中のワ−ド行番地選択用、同じ
くワ−ド列番地選択用、チップ選択用およびＭＳ選択用
として使用される。
【００１１】図１において、図２のケ−スＢのような用
途に使用するため、アドレスデ−タビット切替機構１０
〜１２に加える切替信号を変更し、１２ビットのアドレ
スデ−タビットを切り替えてマルチプレクサ１４、デコ
−ダ１５，１６に送出する。なお、ケ−スＡのときに
は、２8のビットに対応するマルチプレクサ１４のＭ７
の出力は記憶ブロック４側では使用しないが、ケ−スＢ
のときには使用するので、ケ−スＢのためにハ−ドウェ
アを用意しておく。また、デコ−ダ１５に加えられるＴ
Ｅ信号は、記憶素子チップ２２の起動タイミング信号で
あり、マルチプレクサ１４に加えられるＴＲＣ信号はア
ドレスデ−タを時分割で送出するためのタイミング信号
である。図１および図２では、基本的なアドレスデ−タ
ビット切替機構１０〜１２を備えた記憶装置２を示して
いる。
途に使用するため、アドレスデ−タビット切替機構１０
〜１２に加える切替信号を変更し、１２ビットのアドレ
スデ−タビットを切り替えてマルチプレクサ１４、デコ
−ダ１５，１６に送出する。なお、ケ−スＡのときに
は、２8のビットに対応するマルチプレクサ１４のＭ７
の出力は記憶ブロック４側では使用しないが、ケ−スＢ
のときには使用するので、ケ−スＢのためにハ−ドウェ
アを用意しておく。また、デコ−ダ１５に加えられるＴ
Ｅ信号は、記憶素子チップ２２の起動タイミング信号で
あり、マルチプレクサ１４に加えられるＴＲＣ信号はア
ドレスデ−タを時分割で送出するためのタイミング信号
である。図１および図２では、基本的なアドレスデ−タ
ビット切替機構１０〜１２を備えた記憶装置２を示して
いる。
【００１２】図３は、本発明の他の実施例を示す記憶装
置のブロック図であり、簡略化されたアドレスデ−タビ
ット切替機構を備えた場合を示している。アドレスデ−
タビット切替機構（Ｇ８〜Ｇ１１）１２は、４ビットを
切り替えるだけで、記憶容量の拡張を実現することがで
きる。アドレスデ−タビット切替機構１２以外の構成
は、図１と同じであるため、説明を省略する。図４は、
図３に示す記憶装置２におけるアドレスデ−タビットの
用途の説明図である。図４のケ−スＡは、図２のケ−ス
Ａと全く同一であり、記憶素子チップ２２が１６Ｋビッ
ト／チップの場合である。また、図４のケ−スＣは、記
憶素子チップ２２が６４Ｋビット／チップのときであ
り、用途表示（ＥＣＳ）３１，３９は記憶素子アレイ中
のワ−ド行番地選択用、用途表示（ＥＲＳ）３２，４０
は同じくワ−ド列番地選択用、用途表示（ＣＳ）３３は
チップ選択用、用途表示（ＭＳＳ）３８はＭＳ選択用と
して、それぞれ使用される。ケ−スＡとケ−スＣのアド
レスデ−タビット切り替えは、用途目的により図３の切
替機構（Ｇ８〜Ｇ１１）１２に加えられた切替信号によ
り行うことができ、アドレスデ−タビットの２16〜２19
の４ビットを切り替えるのみでよい。
置のブロック図であり、簡略化されたアドレスデ−タビ
ット切替機構を備えた場合を示している。アドレスデ−
タビット切替機構（Ｇ８〜Ｇ１１）１２は、４ビットを
切り替えるだけで、記憶容量の拡張を実現することがで
きる。アドレスデ−タビット切替機構１２以外の構成
は、図１と同じであるため、説明を省略する。図４は、
図３に示す記憶装置２におけるアドレスデ−タビットの
用途の説明図である。図４のケ−スＡは、図２のケ−ス
Ａと全く同一であり、記憶素子チップ２２が１６Ｋビッ
ト／チップの場合である。また、図４のケ−スＣは、記
憶素子チップ２２が６４Ｋビット／チップのときであ
り、用途表示（ＥＣＳ）３１，３９は記憶素子アレイ中
のワ−ド行番地選択用、用途表示（ＥＲＳ）３２，４０
は同じくワ−ド列番地選択用、用途表示（ＣＳ）３３は
チップ選択用、用途表示（ＭＳＳ）３８はＭＳ選択用と
して、それぞれ使用される。ケ−スＡとケ−スＣのアド
レスデ−タビット切り替えは、用途目的により図３の切
替機構（Ｇ８〜Ｇ１１）１２に加えられた切替信号によ
り行うことができ、アドレスデ−タビットの２16〜２19
の４ビットを切り替えるのみでよい。
【００１３】さらに、図３では示されていないが、デコ
−ダ１５にアドレスデ−タビット切替機構を追加して、
簡略化された切替機構を実現することもできる。その場
合のアドレスデ−タビットの用途を図４のケ−スＤに示
す。ケ−スＤはケ−スＣと同じように、記憶素子チップ
２２を６４Ｋビット／チップにしたときであり、用途表
示（ＥＣＳ）４１は記憶素子アレイ中のワ−ド行番地選
択用、用途表示（ＥＲＳ）４２は同じくワ−ド列番地選
択用、用途表示（ＣＳ）４３はチップ選択用としてそれ
ぞれ使用される。他の用途表示３１，３２，３８は、ケ
−スＣと同じであり、またケ−スＡとケ−スＤのアドレ
スデ−タビット切り替えは、ケ−スＡとケ−スＣの場合
と同じようにして行われる。この場合に、切り替える必
要があるアドレスデ−タビットは２15〜２19の５ビット
である。
−ダ１５にアドレスデ−タビット切替機構を追加して、
簡略化された切替機構を実現することもできる。その場
合のアドレスデ−タビットの用途を図４のケ−スＤに示
す。ケ−スＤはケ−スＣと同じように、記憶素子チップ
２２を６４Ｋビット／チップにしたときであり、用途表
示（ＥＣＳ）４１は記憶素子アレイ中のワ−ド行番地選
択用、用途表示（ＥＲＳ）４２は同じくワ−ド列番地選
択用、用途表示（ＣＳ）４３はチップ選択用としてそれ
ぞれ使用される。他の用途表示３１，３２，３８は、ケ
−スＣと同じであり、またケ−スＡとケ−スＤのアドレ
スデ−タビット切り替えは、ケ−スＡとケ−スＣの場合
と同じようにして行われる。この場合に、切り替える必
要があるアドレスデ−タビットは２15〜２19の５ビット
である。
【００１４】図２および図４に示したアドレスデ−タビ
ットの用途例は、記憶素子チップ２２に１６Ｋビット／
チップを使用することを基本にしているが、他の容量の
記憶素子チップを基本とすることもできる。図５は、本
発明の他の実施例を示すアドレスデ−タビットの用途配
列図である。図５では、６４Ｋビット／チップを基本と
した場合で、記憶容量を縮小する際に、記憶素子チップ
２２の容量を小さいものと交換するときのアドレスデ−
タビットの用途例を示している。図５のケ−スＢは、６
４Ｋビット／チップのときの用途を示しており、図２の
ケ−スＢで説明したとおり、用途表示（ＥＣＳ）３５、
（ＥＲＳ）３６、（ＣＳ）３７、（ＭＳＳ）３８を基本
として切替機構を備えている。ケ−スＦは、記憶素子チ
ップ２２が１６Ｋビット／チップのときであり、用途表
示（ＥＣＳ）３１、（ＣＳ）４４、（ＥＲＳ）４５、
（ＭＳＳ）３４は、それぞれ記憶素子アレイ中のワ−ド
行番地選択用、チップ選択用、記憶素子アレイ中のワ−
ド列番地選択用、ＭＳ選択用として使用される。
ットの用途例は、記憶素子チップ２２に１６Ｋビット／
チップを使用することを基本にしているが、他の容量の
記憶素子チップを基本とすることもできる。図５は、本
発明の他の実施例を示すアドレスデ−タビットの用途配
列図である。図５では、６４Ｋビット／チップを基本と
した場合で、記憶容量を縮小する際に、記憶素子チップ
２２の容量を小さいものと交換するときのアドレスデ−
タビットの用途例を示している。図５のケ−スＢは、６
４Ｋビット／チップのときの用途を示しており、図２の
ケ−スＢで説明したとおり、用途表示（ＥＣＳ）３５、
（ＥＲＳ）３６、（ＣＳ）３７、（ＭＳＳ）３８を基本
として切替機構を備えている。ケ−スＦは、記憶素子チ
ップ２２が１６Ｋビット／チップのときであり、用途表
示（ＥＣＳ）３１、（ＣＳ）４４、（ＥＲＳ）４５、
（ＭＳＳ）３４は、それぞれ記憶素子アレイ中のワ−ド
行番地選択用、チップ選択用、記憶素子アレイ中のワ−
ド列番地選択用、ＭＳ選択用として使用される。
【００１５】図５から明らかなように、ケ−スＢとケ−
スＦの用途切り替えに必要なアドレスデ−タビット数
は、２8、２16、２17、２20、２21の計５ビットとな
る。このように、用途切り替えが必要なビット数だけ切
替機構を設けて、ビット対応に割り付けを行っておくこ
とにより、記憶素子チップの記憶容量の拡張あるいは縮
小、ならびに記憶ブロックの増設が可能となる。図６
は、本発明の実施例を示すアドレスデ−タビット切替機
構の構成図である。図６は、一例として図３に示す切替
機構１２を、図４のケ−スＡとケ−スＣの用途にしたが
って切り替えができるように構成したものである。すな
わち、ケ−スＡの用途で使用する場合には、切替信号
‘１’を入力することにより、アンドゲ−トＡ１、Ａ
３、Ａ５、Ａ７が開き、２16〜２19の４ビットが（ＭＳ
Ｓ）３４の信号としてデコ−ダ１６に入力し、そこで解
読されて１６個の記憶ブロックの１つを選択する。
スＦの用途切り替えに必要なアドレスデ−タビット数
は、２8、２16、２17、２20、２21の計５ビットとな
る。このように、用途切り替えが必要なビット数だけ切
替機構を設けて、ビット対応に割り付けを行っておくこ
とにより、記憶素子チップの記憶容量の拡張あるいは縮
小、ならびに記憶ブロックの増設が可能となる。図６
は、本発明の実施例を示すアドレスデ−タビット切替機
構の構成図である。図６は、一例として図３に示す切替
機構１２を、図４のケ−スＡとケ−スＣの用途にしたが
って切り替えができるように構成したものである。すな
わち、ケ−スＡの用途で使用する場合には、切替信号
‘１’を入力することにより、アンドゲ−トＡ１、Ａ
３、Ａ５、Ａ７が開き、２16〜２19の４ビットが（ＭＳ
Ｓ）３４の信号としてデコ−ダ１６に入力し、そこで解
読されて１６個の記憶ブロックの１つを選択する。
【００１６】次に、ケ−スＣの用途で使用する場合に
は、切替信号‘０’を入力することにより、アンドケ−
トＡ２、Ａ４、Ａ６、Ａ８が開き、２18〜２21の４ビッ
トが（ＭＳＳ）３８の信号としてデコ−ダ１６に入力さ
れる。したがって、図１の切替機構（Ｇ０〜Ｇ１１）１
０〜１２や図３の切替機構（Ｇ８〜Ｇ１１）１２を設け
ることにより、制御部３の設計変更を行うことなく、例
えば、最大記憶容量６４Ｋバイトから２５６Ｋバイト、
あるいは６４Ｋバイトから１６Ｋバイトに記憶ブロック
を切り替えて、簡単に拡張あるいは縮小が可能であり、
かつブロック単位で順に増設が可能である。また、図４
のケ−スＡ、Ｃ、Ｄに示すように、記憶素子チップが１
６Ｋビット／チップのときの記憶素子アレイ中のワ−ド
（行と列）選択用アドレスデ０タビット（ＥＣＳ）３１
と（ＥＲＳ）４５の１４ビット、または（ＥＣＳ）３１
と（ＥＲＳ）３２の１４ビットを切り替えないように定
めれば、切り替えのビット数は１２ビットから４ないし
５ビットに少なくなる。これにより、ハ−ドウェア量が
減少するとともに、記憶素子アレイ中のワ−ド（行と
列）選択用アドレスデ−タの遅れがなくなるため、メモ
リアクセスタイムの遅延増加は防止される。
は、切替信号‘０’を入力することにより、アンドケ−
トＡ２、Ａ４、Ａ６、Ａ８が開き、２18〜２21の４ビッ
トが（ＭＳＳ）３８の信号としてデコ−ダ１６に入力さ
れる。したがって、図１の切替機構（Ｇ０〜Ｇ１１）１
０〜１２や図３の切替機構（Ｇ８〜Ｇ１１）１２を設け
ることにより、制御部３の設計変更を行うことなく、例
えば、最大記憶容量６４Ｋバイトから２５６Ｋバイト、
あるいは６４Ｋバイトから１６Ｋバイトに記憶ブロック
を切り替えて、簡単に拡張あるいは縮小が可能であり、
かつブロック単位で順に増設が可能である。また、図４
のケ−スＡ、Ｃ、Ｄに示すように、記憶素子チップが１
６Ｋビット／チップのときの記憶素子アレイ中のワ−ド
（行と列）選択用アドレスデ０タビット（ＥＣＳ）３１
と（ＥＲＳ）４５の１４ビット、または（ＥＣＳ）３１
と（ＥＲＳ）３２の１４ビットを切り替えないように定
めれば、切り替えのビット数は１２ビットから４ないし
５ビットに少なくなる。これにより、ハ−ドウェア量が
減少するとともに、記憶素子アレイ中のワ−ド（行と
列）選択用アドレスデ−タの遅れがなくなるため、メモ
リアクセスタイムの遅延増加は防止される。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
既設の記憶装置に対して、記憶ブロック当りの最大記憶
容量を拡大または縮小する場合でも、共通制御部を設計
変更することなく、しかも記憶ブロックの増設を簡単に
行うことができるので、ユ−ザは半導体記憶デバイスの
進歩に伴って記憶素子チップを交換することができる。
既設の記憶装置に対して、記憶ブロック当りの最大記憶
容量を拡大または縮小する場合でも、共通制御部を設計
変更することなく、しかも記憶ブロックの増設を簡単に
行うことができるので、ユ−ザは半導体記憶デバイスの
進歩に伴って記憶素子チップを交換することができる。
【００１８】
【図１】本発明の一実施例を示すアドレスデ−タビット
切替機構を備えた記憶装置のブロック図である。
切替機構を備えた記憶装置のブロック図である。
【図２】図１におけるアドレスデ−タビットの用途を示
す説明図である。
す説明図である。
【図３】本発明の他の実施例を示す記憶装置のブロック
図である。
図である。
【図４】図３におけるアドレスデ−タビットの用途を示
す説明図である。
す説明図である。
【図５】本発明の他の実施例を示すアドレスデ−タビッ
トの用途配列図である。
トの用途配列図である。
【図６】本発明の実施例を示すアドレスデ−タビット切
替機構の構成図である。
替機構の構成図である。
【図７】記憶装置における制御方式の種類を示すブロッ
ク図である。
ク図である。
【図８】本発明が適用される制御方式の記憶装置のブロ
ック図である。
ック図である。
１ プロセッサ ２ 記憶装置 ３ 制御部 ４ 記憶ブロック ５ インタフェ−ス １０〜１２ アドレスデ−タビット切替機構 １３ アドレスデ−タレジスタ １４ マルチプレクサ １５，１６ デコ−ダ １７ ＭＳ選択信号線 １８ 素子イネ−ブル線 １９ アドレスデ−タバス ２０ アンドゲ−ト ２１ バッファゲ−ト ２２ 記憶素子チップ
Claims (1)
- 【請求項１】各々記憶素子アレイで構成された複数のチ
ップを内蔵する複数個の記憶ブロック（４）と、該記憶
ブロックを共通に制御する制御部（３）とを有する記憶
装置において、上記制御部（３）には複数ビットから成
るアドレスデータビット（２ 0 〜２ 23 ）を格納するアド
レスデータビットレジスタ（１３）と、上記アドレスデ
ータビットレジスタ（１３）から所定ビット（２ 1 〜２
16 ）中の一部分のビット（２ 8 〜２ 15 ）を切替手段（１
０）を介し、更に所定ビット中の一部分のビットと一部
重複するビット（２ 8 ）を含む残りビット（２ 1 〜２ 8 ，
２ 16 ）を切替手段（１０）を介さずに各々入力して、記
憶素子アレイ中のワード行とワード列を選択するための
ワード行番地選択用ビット（３１，３５）とワード列番
地選択用ビット（３２，３６）とを出力するマルチプレ
クサ（１４）と、上記アドレスデータビットのうちの上
記所定ビット（２ 1 〜２ 16 ）と重複しない第１のビット
配列（２ 17 〜２ 21 ）とチップ記憶容量を縮小したときに
は上記所定ビットのうちの上記記憶アレイの選択に使用
しないビット（２ 15 ，２ 16 ）を含む第２のビット配列
（２ 15 〜２ 19 ）とを入力して、上記記憶ブロックの記憶
容量の拡張ないし縮小を示す切替信号に従って上記記憶
ブロックの指定に使用する記憶ブロック選択信号（１
７）と記憶素子列を選択するイネーブル信号（１８）を
上記第１または第２のビット配列のいずれかにより生成
して出力する手段（１２，１１）とを設け、上記記憶ブ
ロック選択信号（１７）とイネーブル信号（１８）とマ
ルチプレクスされた上記ワード行番地選択用ビット（３
１，３５）と上記ワード列番地選択用ビット（３２，３
６）とを用いて上記記憶チップの記憶素子アレイを選択
することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30872491A JPH0719219B2 (ja) | 1991-11-25 | 1991-11-25 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30872491A JPH0719219B2 (ja) | 1991-11-25 | 1991-11-25 | 記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8739480A Division JPS5713561A (en) | 1980-06-27 | 1980-06-27 | Memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052528A JPH052528A (ja) | 1993-01-08 |
| JPH0719219B2 true JPH0719219B2 (ja) | 1995-03-06 |
Family
ID=17984524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30872491A Expired - Lifetime JPH0719219B2 (ja) | 1991-11-25 | 1991-11-25 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719219B2 (ja) |
-
1991
- 1991-11-25 JP JP30872491A patent/JPH0719219B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052528A (ja) | 1993-01-08 |
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