JPH0332816B2 - - Google Patents

Description

請求の範囲 １ 命令プログラムを実行するための処理装置で
あつて、 該処理装置の通常動作において命令を受信する
ための入出力端子１００１、 該処理装置の通常動作において命令を転送する
ための入出力バツフア、 該処理装置の通常動作においてデータを蓄える
ための複数個の内部レジスタ、 該処理装置から出力ステータス情報を送出する
ためのステータス端子１０３５−１０３８、 通常動作における現在の命令に応動し、該現在
の命令によつて指定される通常の処理動作の実行
を統括するために、該内部レジスタの読出し及び
書込みを統括するレジスタ制御信号を含む通常制
御信号を発生する制御回路とを含む処理装置にお
いて； 外部情報源からのテスト指令信号を受信し、処
理装置によつてテスト動作を実行させるためのテ
スト付勢信号（IAREQ）を発生する第１の回路
１０３９，１０４０が含まれることと、 該テスト付勢信号に応動して通常の動作の実行
を停止させるタイミング発生器１０２９が含まれ
ることと、 該入出力バツフア１０２３が該テスト動作中に
指定された内部レジスタのテストアドレスを受信
して転送することと、 該ステータス端子がテスト制御コードを受信す
るように接続されていることと、 現在のテストアドレスに応動して、指定された
内部レジスタに対応した選択信号をテスト動作中
に発生するデコーダ１０４６と、 該テスト制御コードに応動してテスト制御信号
IAR，IAWを発生する制御ブロツク１０４２と
を含む第２の回路が含まれることと、 通常の動作中は該レジスタ制御信号を受信し、
テスト動作中は該テスト制御信号IAR，IAWを
受信するように接続され、該選択信号及び該テス
ト付勢信号IAREQの両方に応動し、テスト制御
信号IAR，IAWの適切なものをテスト動作中に
指定された内部レジスタに印加し、また通常の動
作中は該レジスタ制御信号を指定された内部レジ
スタに印加する第３の回路１０５１が含まれるこ
とと、 テスト動作中、現在のテスト制御コードにより
書込みが指定されれば該入出力バツフア１０２３
は指定された内部レジスタに蓄えるべきデータを
該入出力端子１００１から受信し、また現在のテ
スト制御コードによつて読出しが指定されれば該
入出力バツフアは指定された内部レジスタからの
データを該入出力端子１００１に送出することを
特徴とする処理装置。 ２ 請求の範囲第１項に記載の処理装置であつ
て、さらに 第１のクロツク信号を含む複数個のクロツク信
号を発生するクロツク回路を含む処理装置におい
て； 該タイミング発生器１０２９が、該テスト付勢
信号IAREQに応動して該第１のクロツク信号を
固定されたレベルに保持する装置を含んでいるこ
とを特徴とする処理装置。 ３ 請求の範囲第２項に記載の処理装置であつ
て、命令が一連の命令サイクルにおいて一度に一
つずつ実行される処理装置において； 該第１の回路１０３９，１０４０が、各命令サ
イクル中の一定の間隔で該テスト指令信号を検出
する装置、及び第１と第２の状態を持つた双安定
回路とを含んでいることと、 該テスト付勢信号IAREQ，は、該双安
定回路がその第１の状態にあれば該テスト指令信
号の該検出の後一定の遅延の後で作られ、また該
双安定回路が第２の状態にあれば該テスト付勢信
号は、テスト指令信号が検出された命令サイクル
の次の命令サイクルの一定の時刻に作られること
とを特徴とする処理装置。 ４ 請求の範囲第３項に記載の処理装置におい
て、さらに該制御信号を蓄える該手段が１つ又は
それ以上の制御ラツチから成る処理装置におい
て； テストアドレスが割当てられる、該内部レジス
タ群が該制御ラツチ、命令によつて直接アクセス
可能なレジスタ及び命令によつては直接アクセス
できないレジスタとを含んでいることを特徴とす
る処理装置。 ５ 請求の範囲第４項に記載の処理装置におい
て； 該双安定回路がフリツプフロツプからなり、テ
ストアドレスが割当てられる該内部レジスタ群が
このフリツプフロツプを含んでいることを特徴と
する処理装置。 ６ 請求の範囲第５項に記載の処理装置であつ
て、さらに、第１のバス（Ａバス）、第２のバス
（Ｃバス）、及び適切な制御信号に応動して該第１
及び第２のバスの間でデータを制御的に転送する
バスマルチプレクサ１０２８を含み、 該制御回路が該第１及び第２のバスの間のデー
タの転送を統括するためのバス制御信号を発生
し、 該第１のバスからデータを受信しまた該第１の
バスへデータを印加するように接続された第１の
グループの内部レジスタを含み、 該第２のバスからデータを受信しまた該第２の
バスへデータを印加するように接続された第２の
グループの内部レジスタを含む処理装置におい
て； 該第２のバス（Ｃバス）が、テストアドレスを
受信し、データを受信し、またデータを送出する
ために該入出力端子１００１に接続されているこ
とと、 該入出力バツフアが、該第１のグルーブの該内
部レジスタの指定された１つを識別するテストア
ドレスに応動して、グループ選択信号を発生する
ことと、 バス制御信号を受信し、(1)該テスト付勢信号
と、(2)該グループ選択信号と、(3)該テスト制御信
号とに応動して、該テスト制御信号から作られる
適切な制御信号を該バスマルチプレクサ１０２８
に印加するか、あるいは単に該バス制御信号を該
バスマルチプレクサ１０２８に印加するためのバ
ス制御マルチプレクサ１０５１が含まれることと
を特徴とする処理装置。 ７ 請求の範囲第６項に記載の処理装置であつて
さらに第３のバスを含む処理装置において； 該制御ラツチが、そこに蓄えられた制御信号を
該第３のバスに印加するように接続されているこ
とと、 該制御ラツチの１つを指定するテストアドレス
と、指定された内部レジスタの読出しを統括する
適切なテスト制御信号とに応動して、該第３のバ
ス上の該制御信号を該第２のバスへ転送する回路
が含まれることとを特徴とする処理装置。 ８ 請求の範囲第７項に記載の処理装置であつ
て、さらに、該入出力端子１００１が、適切な制
御信号に応動して該入出力端子１００１と該第２
のバスとの間でデータ及びテストアドレスを転送
するための両方向性入出力バツフアを含んでお
り、また該制御回路１００６が該入出力バツフア
１０２３の動作を統括するバツフア制御信号を発
生する処理装置において； 該バツフア制御信号を受信し、該テスト付勢信
号及び該テスト制御信号に応動して該テスト制御
信号から作られる適切な制御信号を該入出力バツ
フアに印加するか、あるいは単に該バツフア制御
信号を該入出力バツフアに印加するための入出力
バツフア制御マルチプレクサ１０４３を特徴とす
る処理装置。 発明の背景 本発明は命令のプログラムを実行するために、
処理装置の通常動作において命令を受信するため
の入出力端子と、処理装置の通常動作において命
令を転送するための入出力バツフアと、処理装置
の通常動作においてデータを蓄えるための複数個
の内部レジスタと、処理装置から出力ステータス
情報を送出するためのステータス端子と、通常動
作における現在の命令に応動し、現在の命令によ
つて指定される通常の処理動作の実行を統括する
ために、内部レジスタの読出し及び書込みを統括
するレジスタ制御信号を含む通常制御信号を発生
する制御回路とを含む処理装置に関する。 デジタル計算機の処理装置の機能を実行できる
集積回路は当業者には公知である。このような回
路は、マイクロプロセツサと呼ぶが、現在では、
蓄積プログラム制御形電話機器、データ端末、電
子機器制御、あるいは家庭計算機などの、種々の
比較的安価なデータ処理装置として広く用いられ
ている。通常、マイクロプロセツサはメモリ回路
や入出力回路のような他の要素と組合わされて、
マイクロコンピユータを構成する。また最近開発
されたマイクロプロセツサ及びマイクロコンピユ
ータの一部は完全な単一集積回路チツプ上に製造
されている。 一般に、マイクロプロセツサは、プログラムと
呼ぶ一連の命令を実行するよう設計され、プログ
ラムメモリから命令を取り出すための手段、実行
中の現在の命令を蓄えるための命令レジスタ、オ
ペランド，アドレス及び中間データを蓄えるため
の複数個の内部レジスタ、及び現在の命令をデコ
ードした現在の命令によつて指定された処理動作
の実行を統括する制御信号を発生するための制御
装置を含んでいる。多くの処理動作は、ある内部
レジスタの読出し及び書込みを伴うため、制御装
置は命令による要求があると、このような読出し
及び書込み動作を制御するためのレジスタ制御信
号を発生する。 超大規模集積回路VLSIとして知られている最
近の集積回路技術の進歩により、単一チツプのマ
イクロプロセツサ及びマイクロコンピユータで、
以前のものより複雑な構造のものも可能となつ
た。このような進歩により、たとえば、バス幅が
広くまた数の多い内部バス、実行しと端子とを重
畳して行える“パイプライン”方式、あるいはよ
り多くの内部レジスタなどを持つたマイクロプロ
セツサが可能となつた。しかし、このようなマイ
クロプロセツサの技術的複雑さの増大により、マ
イクロプロセツサにおけるプログラムのテストと
開発が困難なものになつてきた。 一般に、マイクロプロセツサにおけるプログラ
ムの開発は、マイクロプロセツサの複雑さが増大
する程増加する。プログラムの“虫”を効率良く
検出するためには、プログラマは、プログラムの
実行中にマイクロプロセツサの内部レジスタの内
容を監視して分析する必要がある。マイクロプロ
セツサの複雑さが増大すると、プログラマによつ
て監視すべき内部レジスタの数も増加する。さら
に、従来技術のマイクロプロセツサでは、内部レ
ジスタの内容を監視するための手段が不十分で、
ある内部レジスタは全く監視することができな
い。 一般に、マイクロプロセツサの内部レジスタは
２つの範ちゆう、すなわちユーザ形と非ユーザ形
に分けられるのが普通である。ユーザ形の内部レ
ジスタは適切な命令の実行により、直接アクセス
（すなわち読出し及び書込み）することができる
が、非ユーサ形は、一時データレジスタ、一時ア
ドレスレジスタ、プログラムカウンタ、及び制御
ラツチなどの内部レジスタであり、これらは命令
によつて直接アクセスすることができるが、非ユ
ーザ形は、一時データレジスタ、一時アドレスレ
ジスタ、プログラムカウンタ、及び制御ラツチな
どの内部レジスタであり、これらは命令によつて
直接アクセスすることはできない。従来技術のマ
イクロプロセツサでは、内部レジスタの内容を監
視できる唯一の手段は適切な命令の実行に頼るし
かなかつたため、プログラムの開発中、ユーザ形
のレジスタのみが監視の対象となつた。またこの
ような監視のためには、開発中のプログラム内の
予め定めた位置に余分の命令を挿入しなければな
らなかつた。このように、従来技術のマイクロプ
ロセツサでは、プログラマが非ユーザ形のレジス
タの内容を直接監視する手段がなく、またあるプ
ログラム位置で内部レジスタを監視する必要があ
る時には余分の命令を挿入して、開発中のプログ
ラムを変えてしまわなければならないという不便
さの問題があつた。従つて、プログラム開発の容
易さの観点に立つと、プログラマが、情報を用い
ることなく、ユーザ形及び非ユーザ形の両方の内
部レジスタの内容を監視することのできるマイク
ロプロセツサの構造を持つことが望まれる。 マイクロプロセツサの複雑さが増大すると、マ
イクロプロセツサの機能テストも困難なものにな
つてくる。集積回路チツプのテストはチツプの端
子（すなわちハンダづけピン又はパツケージピ
ン）からしか行えず、またチツプの内部導体は、
実際問題としてテスト信号を印加することも回路
の応答を観察することもできないため、制御装
置、演算装置等のマイクロプロセツサの個々の機
能要素を独立にテストすることはできず、入力及
び出力端子の間の信号路の一部としてかテストで
きない。従つて、種々の機能要素に起り得る論理
欠陥のすべてを、チツプの端子のみから行うテス
トで検出することはできない。マイクロプロセツ
サの複雑さが増大すると、検出できない論理欠陥
の数も増加する。 デジタル集積回路チツプの機能テストは、テス
トベクトルを呼ぶ一連の２進論理信号をテスト中
のチツプの入力端子に印加し、出力ベクトルと呼
ばれる応答信号をチツプの出力端子において観察
することによつて行われるのが典型的である。チ
ツプ内の論理欠陥は、観察された出力ベクトル
を、正しいチツプで期待されるデータと比較する
ことによつて検出され、比較の不一致により、チ
ツプ内に１つ又はそれ以上の論理欠陥のあること
が示される。テストベクトルの印加と、出力ベク
トルの比較は、自動テスト装置によつて行われる
のが普通である。 テストベクトルは、機能テストで検出できない
論理欠陥の数を最小とするように設計されるが、
可能な限り短い列が用いられる。検出できない欠
陥があると、この欠陥を持つチツプはテストに合
格するため望ましくない。また、異常に長いテス
トベクトル列も望ましくない。なぜなら、このよ
うな列では長いテスト時間を要し、テストコスト
が増加するためである。テストベクトル列の良さ
の尺度は、通常欠陥捕捉率と呼ばれ、テスト中の
チツプ内の欠陥のうち、そのテストベクトル列を
用いた機能テストで検出可能な欠陥のパーセント
で表わされる。一般に、従来技術によるマイクロ
プロセツサの機能テストのためのテストベクトル
列の最大の欠陥捕捉率は100パーセントより小さ
く、マイクロプロセツサの複雑さが増大すると減
少する。さらに、テストされるマイクロプロセツ
サの複雑さが増加すると、最大欠陥捕捉率を達成
するのに必要なテストベクトル列の長さも増加す
る。 マイクロプロセツサの機能テストにおいて、テ
スト信号を印加し又回路の応答を検出する目的で
マイクロプロセツサの内部回路節点へのアクセス
を増加させれば、達成できる最大欠陥捕捉率を増
加させ、またこの最大欠陥捕捉率を実現するテス
トベクトルの長さを減少させることができること
は公知である。マイクロプロセツサの内部回路節
点の多くへのアクセスは、マイクロプロセツサの
内部レジスタへの直接アクセスすることによつて
実現できる。しかし、このようアクセスによつて
最適のテスト利益を得るためには、内部レジスタ
へのアクセスのために用いられる手段自体が多く
の検出できない論理欠陥を生じるものであつては
ならない。従つて、このような手段は単純でなけ
ればならず、またマイクロプロセツサの他の機能
要素、特に制御装置とは独立していなければなら
ない。よつて、このような手段は、マイクロプロ
セツサの命令によつて制御してはならない。 本発明の共同発明者であるM.シヨージ
（Shoji）の名前で1979年７月30日に出願された
「チツプ試験能力改善のためのマイクロプロセツ
サ構成」（“Microprocessor Architecture for
Improved Chip Testability”）と題する米国特
許出願番号第61741号の特許では、マイクロプロ
セツサの検出できない論理欠陥の多くは制御装置
内にあり、制御装置からの制御信号をマイクロプ
ロセツサチツプの端子で直接監視できるようにす
ればマイクロプロセツサの機能テストが大幅に改
善できることを示している。このシヨージの特許
に従えば、マイクロプロセツサの制御線をその端
子に直接接続する手段をマイクロプロセツサに設
けることによつて、制御信号の観察が可能とな
る。しかし、マイクロプロセツサの制御装置が制
御信号を蓄えるための制御ラツチを含んでいる場
合には、制御ラツチを直接読む手段を設けること
によつても、制御信号を観察することができる。 機能テスト及びプログラム開発における上記の
問題点から明らかなように、命令の制御下にはな
い独立した装置により、制御ラツチを含むマイク
ロプロセツサの内部レジスタをランダムにアクセ
スできるようなマイクロプロセツサに対する必要
性は極めて高い。 発明の要約 この問題は、外部情報源からのテスト指令信号
を受信し、処理装置によつてテスト動作を実行さ
せるためのテスト付勢信号を発生する第１の回路
を含み、テスト付勢信号に応動して通常の動作の
実行を停止させるタイミング発生器を含み、入出
力バツフアがテスト動作中に指定された内部レジ
スタのテストアドレスを受信して転送し、ステー
タス端子がテスト制御コードを受信するように接
続されており、現在のテストアドレスに応動して
指定された内部レジスタに対応した選択信号をテ
スト動作中に発生するデコーダと、テスト制御コ
ードに応動してテスト制御信号を発生する制御ブ
ロツクとを含む第２の回路を含み、通常の動作中
はレジスタ制御信号を受信し、テスト動作中はテ
スト信号を受信するように接続され、選択信号及
びテスト付勢信号の両方に応動しテスト制御信号
の適切なものもテスト動作中に指定された内部レ
ジスタに印加し、また通常の動作中はレジスタ制
御信号を指定された内部レジスタに印加する第３
の回路を含み、テスト動作中現在のテスト制御コ
ードにより書込みが指定されれば入出力バツフア
は指定された内部レジスタに蓄えるべきデータを
入出力端子から受信し、また現在のテスト制御コ
ードによつて読出しが指定されれば入出力バツフ
アは指定された内部レジスタからのデータを入出
力端子に送出する処理装置に関する方向によつて
解決された。

【図面の簡単な説明】

第１図及び第２図は本発明の良好な実施例に従
つた処理装置のブロツク図であり、第１図及び第
２図の相対位置は第２５図に示されており、第３
図は処理装置のタイミング信号を表わすタイミン
グ図であり、第４図はIA機能の主な信号を示す
タイミング図であり、第５図はIA要求付勢回路
の良好な実施例の論理回路を示し、第６図はIA
入力ラツチ及びIA制御ブロツクの良好な実施例
の論理回路を示し、第７図はタイミング発生器の
良好な実施例の論理回路を示し、第８図はリセツ
ト回路の論理回路を示し、第９図はIA Ａバスラ
ツチ及び一時Ａバスレジスタアドレスレコーダの
良好な実施例の論理回路を示し、第１０図は一時
Ａバスレジスタの１つ（Ｒラツチ）及びこれに付
随する制御マルチプレクサの良好な実施例の論理
回路を示し、第１１図は一時Ａバスレジスタの他
の１つ（Ｑラツチ）及びその制御マルチプレクサ
の良好な実施例の論理回路を示し、第１２図は一
時Ａバスレジスタの他の１つ（アドレスラツチ）
及びこれに付随する制御マルチプレクサの良好な
実施例の論理回路を示し、第１３図はIAユーザ
レジスタアドレスマルチプレクサの良好な実施例
の論理回路を示し、第１４図はユーザレジスタ配
列アドレスデコーダの論理回路を示し、第１５図
はユーザレジスタ配列の論理回路を示し、第１６
図はユーザレジスタ配列制御マルチプレクサの良
好な実施例の論理回路を示し、第１７図はIA制
御ラツチアドレススラツチ及び制御ラツチアドレ
スデコーダの良好な実施例の論理回路を示し、第
１８図はバスマルチプレクサ及びバス制御マルチ
プレクサの良好な実施例の論理回路を示し、第１
９図はIA Ｃバスラツチ及び一時Ｃバスレジスタ
アドレスレコーダの良好な実施例の論理回路を示
し、第２０図は一時Ｃバスレジスタの１つ
（TA）及び付随する制御マルチプレクサの良好
な実施例の論理回路を示し、第２１図はＩ／Ｏバ
ツフアの論理回路を示し、第２２図はＩ／Ｏバツ
フア制御マルチプレクサの良好な実施例の論理回
路を示し、第２３図は状態ベクトル初期化回路の
良好な実施例の論理回路を示し、第２４図はステ
ータス発生論理の良好な実施例の論理回路を示
し、第２５図は、第３図と同じ図面上で、第１図
と第２図の位置関係を示している。 詳細な説明 第１図及び第２図において、本発明の良好な実
施例に従つた処理装置１０００のブロツク図が示
されている。ブロツク図中における第１図及び第
２図の位置関係は第２５図に示されている。本発
明の説明のために必要な処理装置の機能要素のみ
が第１図及び第２図に示されている。簡単のため
に、処理装置を構成する演算論理装置やアドレス
演算装置のような他の機能要素はこれらの図から
省略されている。処理装置は入出力（Ｉ／Ｏ）端
子１００１から受信される命令の列を実行するよ
うに設計されている。一般に、命令は、処理装置
によつて実行される処理動作を指定するOPコー
ドと、必要ならば、この処理動作で用いられるオ
ペランドを指定するオペランド記述とからなる。
このオペランド記述は、オペランドを読むいくつ
かのモードの１つを指定するためのアドレスモー
ドコードを含んでいるのが普通である。さらにオ
ペランド記述は、オペランドアドレスデータか、
あるいは即値データモードの時には１つ又はそれ
以上の実際のオペランドのいずれかを含んでい
る。現在処理装置によつて実行されている命令の
OPコード及びアドレスモードコードは、制御装
置１００６のOPコードラツチ１００２に蓄えら
れている。制御装置の主な機能は、OPコードラ
ツチの内容をテコードし、現在の命令のOPコー
ドによつて指定される処理動作の実行を司るため
の制御信号を発生することであり、この処理動作
は必要なオペランドを読み出す動作も含んでい
る。さらに、制御装置は制御ステータスラツチ１
００４、外部信号ラツチ１００３、及び状態ベク
トルラツチ１００５の内容も受信する。制御ステ
ータスラツチは処理装置のステータスフラグを蓄
え、外部信号ラツチは、通常のプログラム実行を
変更するための、割込み、直接メモリアクセス要
求、及び外部障害のような、外部から受信される
信号を受信する。状態ベクトルラツチは、制御装
置の次の状態を決めるための、制御装置自体から
のフイードバツク信号を蓄える。制御装置からの
制御信号は19バイト幅の制御ラツチ１０７２乃至
１０９０（すべては図示されていない）に蓄えら
れ、これらの制御ラツチから、図示されていない
制御線を介して、処理装置の種々の機能要素に分
配される。 処理装置は、Ａバス及びＢバスと名づけた２つ
の別個の32ビツドバスを持ち、これはバスマルチ
プレクサ（MUX）１０２８を介して通信する。
処理装置の通常の動作中は、バスマルチプレクサ
１０２８の動作は、制御装置からのバスマルチプ
レクサ制御信号によつて制御される。２つのバス
を用いることにより、Ｃバスによる演算及び論理
動作と、Ａバスによるオペランド又は命令読出し
動作とを同時に行うことができる。ＡバスはＩ／
Ｏバツフア１０２３に接続されており、このバツ
フアは通常の動作中は制御装置からのＩ／Ｏバツ
フア制御信号によつて制御される。 処理装置内のレジスタは３つのグループに分け
られる。すなわち、一時Ａバスレジスタ１０２
４、ユーザレジスタ配列１０２５、及び一時Ｃバ
スレジスタ１０２６である。一時Ａバスレジスタ
は、オペランドアドレス形成のために用いられる
データを蓄えるＱラツチ及びＲラツチと、次に読
出すべきオペランドのアドレスを蓄えるアドレス
ラツチと、次に読出すべき命令のアドレスを蓄え
るプログラムカウンタとを含んでいる。通常の動
作中は、一時Ａバスレジスタの読出し及び書込み
動作は、制御装置からの一時Ａバスレジスタ制御
信号によつて制御される。 ユーザレジスタ配列は、ひんぱんに用いられる
データ及びアドレスを局所的に蓄えるために用い
られる15ケの32ビツトレジスタを含んでいる。こ
の配列は、15×32ビツトのランダムアクセスメモ
リ（RAM）（第１５図）によつて実現されてお
り、独自のユーザレジスタ配列プログラムデコー
ダ１０２７を含んでいる。このテコーダの通常の
動作中は、命令バツフア（第１図及び第２図には
示されていない）から供給されるユーザレジスタ
配列アドレス信号をテコードし、このアドレス信
号によつて指定される配列内のレジスタを選択す
る。通常の動作中は、選択されたレジスタの読出
し及び書込みは、制御装置からのユーザレジスタ
制御信号によつて制御される。ユーザレジスタ配
列は、Ｃバスに接続されてこのバスとデータの授
受を行うとともに、Ｒラツチにも直接データを供
給する。 一時Ｃバスレジスタは、演算及び論理動作のた
めのオペランド及び中間データを蓄えるための５
ケの32ビツトレジスタを含んでいる。通常の動作
中におけるこれらのレジスタの読出し及び書込み
は制御装置からの一時Ｃバスレジスタ制御信号に
よつて制御される。レジスタの４つのグループ１
０２４，１０２５，１０２６及び制御ラツチ１０
７２乃至１０９０は処理装置の内部レジスタを構
成する。 処理装置のためのタイミング信号は、タイミン
グ発生器１０２９によつて作られる。これは、そ
れぞれ端子１０３０及び１０３１において外部ク
ロツク信号３４及び２３を受信し、内部ク
ロツク信号１，２，３，４，２
３，３４及び１−と、これらの補数CK
１，CK２，CK３，CK４，CK２３，CK３４、
及びCK１−IAとを発生する。タイミング信号
CK１とCK４、CK２３及びCK３４との関係は第
３図に示されている。タイミング信号CK１乃至
CK４は、処理装置の機械サイクルの４つの位置
φ１乃至φ４に対応している。処理装置の命令サ
イクルは、実行される命令により、２乃至391機
械サイクルの間に分布している。タイミング信号
CK２３はφ２及びφ３と重複し、タイミング信
号３４はφ３及φ４と重複している。信号CK
１−IA及びCK１−IAについては、処理装置の内
部アクセス機能に関連して後述する。 再び第１図及び第２図において、リセツト回路
１０３２は端子１０３３において外部からのリゼ
ツト信号を受信し、適切なタイミングを持つた内
部リセツト信号RESETH及びその補数RESETL
を発生する。 ステータス発生論理１０３４は、４ビツトのス
テータスコードを、STATUS０乃至STATUS
３端子１０３５乃色１０３８に供給する。このス
テータスコードは、次の機械サイクルで生じる、
命令読出し、オペランド読出し、アドレス読出
し、メモリ書込み及び無動作のような、メモリア
クセスの形式に関する情報を与える。 処理装置の通常の動作において、ユーザレジス
タ配列のレジスタのみが、Ｉ／Ｏ端子１００１か
ら読出し及び書込みのためのアクセスが可能であ
る。このようなアクセスは、適切な命令によつて
行れ、従つて、OPコードラツチ１００２、制御
装置１００６、制御ラツチ１０７２乃至１０９
０、一時Ａバスレジスタ１０２４、及びアドレス
演算装置（第１図、第２図には示していない）の
ような命令実行経路の機能要素を使用しなければ
ならない。しかし、第１図及び第２図の処理装置
は、内部アクセスと呼ぶ特殊な機能を持つてお
り、これにより、処理装置の内部レジスタは、命
令実行経路内の機能要素を用いることなく、読出
し及び書込みのためにＩ／Ｏ端子からランダムに
アクセスすることができる。 内部アクセス（IA）機能は、論理“０”レベ
ルの信号を端子１０３９に印加することに
よつて付勢される。論理“０”レベル信号のこと
を以下では単に“０”と記す。信号は、印加
された後、IA要求付勢回路１０４０により、φ
３の開始時にサンプリングされる。この処理装置
には２つのモードのIA機能がある。すなわち診
断モードと命令モードである。診断モードでは、
IA機能は、“０”IA信号のサンプリングの後のφ
１の開始時に始められる。命令モードでは、IA
機能は、信号がサンプリングされた次の命令
サイクルの第２の機械サイクルの開始時に始めら
れる。IAモードの選択については後述する。 IA機能の開始時において、IA要求付勢回路１
０４０はIAREQ信号と、その補数とを発
生する。IAREQ信号によりIA回路が付勢され、
制御装置の入力ラツチ１００２乃至１００５と、
制御ラツチ１０７２乃至１０９０のスレーブ部
（Ｓと表示）と、演算論理装置（第１図及び第２
図には示されていない）及びアドレス演算装置
（第１図及び第２図には示されていない）の予備
充電回路とを制御しているCK１−IA及び２
−IAクロツク信号がタイミング発生器１０２９
によつて停止させられる。従つて、IA機能中は、
制御装置へのすべての入力信号と、制御装置から
出力されるすべての制御信号とが“凍結”され、
すべての演算論理動作及びアドレス計算が停止す
る。このような方法により、処理装置の通常の動
作が中断される。 さらにIAREQ信号により、ステータス発生論
理１０３４はIAアクノダツジステータスコード
をステータス端子１０３５乃至１０３８に印加
し、IA機能の開始を知らせる。IAアクノレツ
ジ・ステータス・コードの発生後のφ４の開始時
において、ステータス発生論理の出力は高インピ
ーダンス状態になり、ステータス端子１０３５乃
至１０３８は、IA制御コードのための入力端子
に変わる。ステータス端子をステータスコードの
ための出力端子と、IA制御コードのための入力
端子との両方に用いることにより、IA機能の実
現に必要な端子数を減らしている。 IA機能中、ステータス端子は各機械サイクル
のφ４の開始時において、IA入力ラツチ１０４
１によつてサンプリングされる。IA入力ラツチ
の内容はIA制御ブロツク１０４２でデコードさ
れ、IA制御信号IAR，IAW，IAL，IASTIN，
IASB及びこれらの補数，，及びが
作られる。IA制御コード及びこれに対応する機
能は表に示されている。 表 IA制御コード 機 能 16進コード アドレスストローブ ５ 読出し ６ 書込み ７ IA機能中にアクセス可能な処理装置の内部レ
ジスタの各々には、IAアドレスが割当てられて
いる。命令によつて参照するためにすでにアドレ
スが割当てられているユーザレジスタ配列のレジ
スタには、IA機能についても同じアドレスが割
当てられる。処理装置の内部レジスタの一覧表、
それに割当てられたIAアドレス、及びIA機能中
のこれらの動作が第表に示されている。

【表】

【表】 IA機能が開始した後、アクセスすべき内部レ
ジスタを指定する６ビツドIAアドレスが６ケの
Ｉ／Ｏ端子に印加され、またアドレスストローブ
を指定するIA制御コードがステータス端子１０
３５乃至１０３８に印加される。アドレスストロ
ーブIA制御コードは次にIA制御ブロツク１０４
２でデコードされ、対応するIA制御信号
IASTIN，IAL及びが作られる。Ｉ／Ｏバツ
フア制御マルチプレクサMUX１０４３は、IA機
能中、Ｉ／Ｏバツフアを制御するための適切な
IA制御信号を発生する。IASTIN信号により、
Ｉ／ＯバツフアはＩ／Ｏ端子におけるIAアドレ
スを取り込み、またIAL信号により、Ｉ／Ｏバツ
フア内の現在のIAアドレスがＡバスを介してIA
Ａバスアドレスラツチ１０４４に転送される。
IA Ａバスアドレスラツチの内容は、一時Ａバス
レジスタデコーダ１０４６によつてテコードされ
る。もし現在のIAアドレスが一時Ａバスレジス
タの１つを選択するものであると、対応する選択
信号が一時Ａバスレジスタ制御マルチプレクサ１
０５１へ印加され、適切なIA制御信号（IAR又
はIAW）が選択されたレジスタに印加される。
通常の動作中は、一時Ａバスレジスタ制御マルチ
プレクサは、一時Ａバスレジスタに印加する。 もし現在のIAアドレスが一時Ｃバスレジスタ
の１つを選択していると、一時Ａバスレジスタデ
コーダはIACBUS信号をバス制御マルチプレク
サ１０５１に印加し、Ａバス上の現在のIAアド
レスの上位３ビツトが、バスマルチプレクサ１０
２８及びＣバスを介してIA Ｃバスアドレスラツ
チ１０４８に転送される。IA機能中、バス制御
マルチプレクサは適切なIA制御信号とIACBUS
信号を発生して、バスマルチプレクサの動作を制
御する。しかし、通常の動作中は、バス制御マル
チプレクサは、制御装置からのバスマルチプレク
サ制御信号を印加して、バスマルチプレクサを制
御する。 IA Ｃバスラツチの内容は、一時Ｃバスレジス
タデコーダ１０４９でデコードされ、対応する選
択信号となつて一時Ｃバスレジスタ制御マルチプ
レクサ１０５２へ印加され、次いで、適切なIA
制御信号（IAR又はIAW）となつて選択された
レジスタに印加される。通常の動作中には、一時
Ｃバスレジスタ制御マルチプレクサは一時Ｃバス
レジスタ制御信号を出して一時Ｃバスレジスタを
制御する。 現在のIAアドレスの下位４ビツトはユーザレ
ジスタアドレスマルチプレクサ１０５０にも印加
される。IA機能中、ユーザレジスタアドレスマ
ルチプレクサは、これらのビツトをユーザレジス
タアドレスデコーダ１０２７に印加するが、通常
の動作中は、ユーザレジスタアドレスマルチプレ
クサは、命令バツフア（図示していない）からの
ユーザレジスタアドレス信号をユーザレジスタデ
コーダに印加する。もしIA機能中、現在のIAア
ドレスがユーザレジスタの１つを指定すると、ユ
ーザレジスタアドレスデコーダは、選択されたレ
ジスタに対応する選択信号をユーザレジスタ配列
に印加する。 IA機能中、ユーザレジスタ配列制御マルチプ
レクサ１００７は適切なIA制御信号（IAR又は
IAW）をユーザレジスタ配列に印加するが、通
常の動作中は、ユーザレジスタ配列制御マルチプ
レクサはユーザレジスタ制御信号を発生する。 現在のIAアドレスの下位５ビツトはIA制御ラ
ツチアドレスラツチ１０４５にも印加され、その
内容は制御ラツチデコーダ１０４７でデコードさ
れる。もし現在のIAアドレスが制御ラツチ１０
７２乃至１０９０の１つを選択していると、制御
ラツチアドレスデコーダは対応する選択信号を発
生して、19グループの３状態インバータ１０９１
乃至１１０９のうちの、選択された制御ラツチに
対応しているインバータを付勢する。 アドレスストローブIA制御コードの印加の次
に、読出し又は書込みのいずれかを指定する２番
目のIA制御コードが印加される。この２番目の
制御コードはIA入力ラツチ１０４１に取り込ま
れ、IA制御ブロツク１０４２でデコードされる。
２番目のIAコードが読出し動作を指定している
と、IA制御ブロツクはIAR信号及びせの補数
IARを発生し、選択された内部レジスタの内容
を、Ａバス及びＩ／Ｏバツフアを介してＩ／Ｏ端
子に転送させる。 選択されたレジスタが一時Ａバスレジスタの１
つであれば、その内容は直接Ａバスに転送され
る。選択されたレジスタがユーザレジスタ配列の
１つ、又は一時Ｃバスレジスタに１つであれば、
その内容はまずＣバスに転送され、次いでバスマ
ルチプレクサを介してＡバスに転送される。この
時、IAR及びIACBUS信号がＣバス上データを
Ａバスに転送させる。選択されたレジスタが制御
ラツチの１つであると、その内容は、まず対応す
る３状態インバータグループを介してＴバスに転
送される。Ｔバス上の信号は、次いで、２入力ア
ンドゲート１０７０の出力によつて制御される８
ケの３状態インバータ１０６９を介してＡバスに
転送される。このアンドゲートはIAR信号と、現
在のIAアドレスの５番目のビツトIA５Ｌを受信
する。 ２番目のIA制御コードが書込み動作を指定し
ていると、選択された内部レジスタに書込むべき
入力データがＩ／Ｏ端子に印加されねばならな
い。IA制御ブロツクは、まずIASTIN信号を発
生して、Ｉ／Ｏ端子上の入力データをＩ／Ｏバツ
フアに取り込ませる。Ｉ／Ｏ制御ブロツクは次に
IAW信号及びその補数を発生し、Ｉ／Ｏバ
ツフア内の現在の入力データを選択されたレジス
タに転送させる。 選択されたレジスタが一時Ａバスレジスタの１
つであると、入力データはＡバスからの直接選択
されたレジスタに転送させる。選択されたレジス
タがユーザレジスタ配列又は一時Ｃバスレジスタ
の１つであると、入力データは、バスマルチプレ
クサを介してＣバスに転送される。 処理装置のIA機能は、“０”信号を除去する
ことによつて終了する。IA信号の除去はφ３の
開始時にサンプリングされ、次のφ１の開始時に
おいてIAREQ及び信号が終了する。
IAREQ及びIAREQ信号が終了すると、すべての
IA回路が消勢され、１−信号が復旧して、
処理装置は通常の動作に戻る。終了したIA機能
が命令モードで行われていたものであれば、処理
装置は次の命令を読出して実行することによつて
通常の動作となり、状態ベクトルラツチ１００５
は、状態ベクトル初期化回路１０７１によつて新
しい命令サイクルの第１の状態に初期化される。 終了したIA機能が診断モードで行われたもの
であれば、状態ベクトルラツチは初期化されず、
処理装置は、IA機能が開始した時に取り残され
ていた所から通常の動作を開始することを試み
る。しかし、IA機能を開始する前に処理装置に
よつて実行していた動作に必要なデータがIA機
能中に失われた場合には、その動作はIA機能の
終了後、正しく継続することはできない。この場
合には、処理装置は再スタートさせる必要があ
る。IA機能中にプログラムカウンタに書込みが
行われた場合には、IA機能を終了させる前に次
の命令アドレスを復旧させねばならない。 次に、第４図において、IA機能に関連する主
たる信号のタイミング図が示されている。第４図
には、３４，，STATUS及び処理装置の
Ｉ／Ｏ端子上の外部信号と、内部信号BOI３DL，
IAREQ，IAL，IAW及びＡバス上の信号とが示
されている。前述のように、IA機能は外部IA信
号が論理“１”から論理“０”へ（１−０）変化
した時に開始する。信号はφ３の開始時にサ
ンプリングされ、また診断モード又は命令モード
のいずれが選択されたかに応じて、それぞれサン
プリング後の次の機械サイクルの開始時、又は次
の命令サイクルの第２の機械サイクルの開始時に
おいて、IA機能が開始される。第４図は命令モ
ードにおけるIA機能を示している。従つて、IA
機能の開始を制御するIAREQ信号は、IA機能が
付勢された命令の次の命令サイクルの第２の機械
サイクルのφ１の開始時において、論理“０”か
ら論理“１”への（０−１）変位を行つている。
命令サイクルの開始は、新しい命令サイクルの第
１の機械サイクルのφ３の開始時において１−０
変位を行い、４クロツク位相にわたつて“０”に
留まるBOI３DL信号によつて示される。論理
“１”レベルのIAREQ信号により、IAアクノレ
ツジ・コードが３クロツク位相にわたつてステー
タス端子に現れ、その後、ステータス端子はIA
制御コードのための入力端子になる。論理“１”
レベルは、以後単に“１”と記す。アドレススト
ローブ制御コードが、IAアクノレツジ・ステー
タス・コードの終了後３クロツク位相の最小待合
せ期間の後の任意の時刻においてステータス端子
に印加され、５クロツク位相の最小期間だけ有効
でなければならない。アドレス・ストローブIA
制御コードは、φ３の開始時にサンプリングさ
れ、２クロツク位相の遅延の後にIASTIN信号に
０−１変位を生じさせるとともに、４クロツク位
相の遅延の後に、IAL信号にも同様の変位を生じ
させる。アクセスすべき内部レジスタを選択する
ためのIAアドレスは、IA機能が開始した後の任
意の時刻にＩ／Ｏ端子に印加できるが、アドレス
ストローブ制御コードが有効になつた後、３クロ
ツク位相以内に有効とならなければならない。こ
のIAアドレスは、少くとも３クロツク位相の間
有効でなければならず、IASTINの０−１変位に
よつてＩ／Ｏバツフアに取り込まれ、その後、
IALの０−１変位の後のφ１の開始時においてＡ
バスに転送される。IAL信号が“１”である間
に、種々のIAアドレスラツチがIAアドレスを受
信するように付勢される。ステータス端子からの
アドレス・ストローブ制御コードが除去された後
のφ４の開始時においてIAL信号は“０”に戻
り、同時にIAアドレスラツチは消勢される。
種々のIAアドレスラツチにおけるIAアドレスは、
次の新しいIAアドレスが送られてくるまでの間、
アクセスすべき内部レジスタを指定する。 読出し制御コードは、直前のIA制御コードが
終了した後、最小２クロツク位相の待ち時間の後
の任意の時刻にステータス端子に印加され、少く
とも６クロツク位相の間有効でなければならな
い。φ３の開始時にサンプリングされると、読出
しIA制御コードにより、IAR信号は次のφ４の
開始時におい“１”になる。このIAR信号の０−
１変位により、選択された内部レジスタに蓄えら
れていたデータはＡバスに転送される。このデー
タは、IARの０−１変位の後の５クロツク位相の
後にＩ／Ｏ端子に現れる。IAR信号は読出し制御
コードが停止した後のφ４の開始時に“０”に戻
り、またＩ／Ｏ端子における出力データはこの後
１クロツク位相の間有効である。 書込み制御コードは、直前のIA制御コードが
終了した後、最小２クロツク位相の待ち時間の後
の任意の時刻にステータス端子に印加され、少く
とも６クロツク位相の間有効でなければならな
い。φ３の開始時にサンプリングされると、書込
みIA制御コードにより、それぞれ２及び４クロ
ツク位相の遅延の後にIASTIN及びIAW信号が
共に“１”になる。選択された内部レジスタに蓄
えるべき入力データはＩ／Ｏ端子に印加され、書
込みIA制御コードが有効となつた後３クロツク
位相の間有効でなければならない。この入力デー
タはIASTINの０−１変位によつてＩ／Ｏバツフ
アに取り込まれ、IAWが“１”になつた後のφ
１の開始時においてＡバスに転送される。書込み
IA制御コードが終了した後のφ４の開始時にお
いてIAWは“０”に戻り、同時に書込み機能は
終了する。 信号が“１”になるとIA機能は終了する。
これがφ３の開始時にサンプリングされると、
“１”レベルのIAによりIAREQがφ１の開始時
に“０”に戻り、同時にすべてのIA回路が消勢
され、処理装置は通常の動作に戻る。 次に第５図は、IA要求付勢回路４０００の良
好な実施例を示している。端子１０３９で受
信される信号は、クロツク信号CK３４によつ
て第１のＤ形フリツプフロツプ４００２に取り込
まれてTD信号となる。このTD信号はクロツク
信号CK４及び４によつて第２のＤ形フリツプ
フロツプ４００３に取り込まれ、TD0信号及び
その補数0となる。このTD0信号はACKCK信
号及びその補数によつて第３のＤ形フリ
ツプフロツプ４００４に取り込まれて、IAREQ
及び信号となる。ACKCK及び
信号はIA制御ブロツクから発生する。IAREQ信
号はリセツト回路からのRESETH信号によつて
“０”にされる。 次に第６図において、IA入力ラツチ５０００
及びIA制御ブロツク５１００の良好な実施例が
示されている。IA入力ラツチは４つのＤ形ラツ
チ５００１乃至５００４を含み、これはそれぞれ
ステータス端子１０３５乃至１０３８に接続され
ている。これらのラツチは、クロツク信号CK３
４及びIASTB信号を受信するナンドゲート５０
０５の出力によつて付勢される。IASTB信号は、
IAREQ信号を受信し信号CK４及び４によつ
て付勢されるＤ形フリツプフロツプ５０１６によ
つて作られる。このフリツプフツプはやはり
IAREQを受信する反転リセツト入力を持つてい
る。 ラツチ５００１乃至５００４の内容は、３つの
インバータ５００６乃至５００８及び４入力ノア
ゲート５００９乃至５０１１を含む回路によつて
テコードされて、TD2，TD3及びTD4信号とな
る。これらの信号はクロツク信号CK４及び４
によつてＤ形フリツプフロツプ５０１２乃至５０
１４に取り込まれる。フリツプフロツプ５０１２
乃至５０１４は、それぞれIAW−PP，IAR（及
び），及びIAX−PP信号を発生する。
IASTIN信号は、クロツク信号CK３４，Ｓ−Ｒ
フリツプフロツプ５０１７の出力及びノアゲート
５０１５の出力を受信するノアゲート５０１６に
よつて作られる。ノアゲート５０１５はIAX−
PP及びIAW−PPを入力として受信する。フリツ
プフロツプ５０１７のセツト出力はノアゲート５
０１８の出力に接続されており、このゲートは
IASTIN及び３信号を受信する。またフリツ
プフロツプ５０１７の反転リセツト入力は、ノア
ゲート５０１５の出力を受信するインバータ５０
１９の出力を受信する。 信号は、IAW−PP及びフリツプフロツプ
５０１７の出力を受信するナンドゲート５０２０
によつて作られる。IAW信号は信号からイ
ンバータ５０２１で作られる。同様に、信号
は、IAX−PP及びフリツプフロツプ５０１７の
出力からナンドゲート５０２２で作られ、IAL信
号は信号からインバータ５０２３で作られ
る。IASTBが“０”になると、IAR，IAL、及
びIASTIN信号はすべて“０”になる。 ACKCK信号は３−１アンド・オア・インバー
タ（AOI）ゲート５０２４で作られる。このゲー
トで、アンドゲートの１つはBOI３DL，IAREQ
及びIAENフリツプフロツプ５０２５の出力を受
信し、他のアンドゲートはクロツク信号１を
受信する。IAENフリツプフロツプの状態によ
り、IA機能が診断モードで行われているが、あ
るいは命令モードで行われているかが決定され
る。IAENフリツプフロツプが“１”状態である
と、IA機能は命令モードで行われ、ACKCK信
号は信号BOI３DL及びCK１が共に“１”レベル
であるときに“１”になる。しかし、IAENフリ
ツプフロツプが“０”状態であると、IA機能は
診断モードで行われ、１信号が“１”になつ
た時にACKCKは“１”になる。信号は
インバータ５０２６によつてACKCK信号から作
られる。 IAENフリツプフロツプのセツト入力は、
TD0，１、及びRESETL信号を受信するノア
ゲート５０２７の出力に接続されている。このノ
アゲート５０２７で受信される３つの信号のすべ
てが“０”レベルである時に、IAEN信号は
“１”になる。通常、“１”信号がIA端子に印加
されている時に、処理装置のリセツト端子に
“１”信号を少くとも２機械サイクルの間印加す
ることによつて、IAENフリツプフロツプがセツ
トされる。 IAENフリツプフロツプのリセツト入力は、
TD0，CK１及びRESETH信号を受信するナン
ドゲート５０２８の出力に接続されている。ナン
ドゲート５０２８によつて受信される３つの信号
のすべてが“１”レベルの時に、IAEN信号は
“０”になる。通常“０”信号が端子に印加さ
れている時に、“１”信号を最小２機械サイクル
の間リセツト端子に印加することによつて、
IAENフリツプフロツプがリセツトされる。 IAENフリツプフロツプにはアドレスが割当て
られており、IA機能中、処理装置の内部レジス
タの１つとして読出し又は書込みを行うことがで
きる。IAENフリツプフロツプに対するIAアドレ
スが一時Ａバスレジスタデコーダによつてデコー
ドされると、“１”レベルのIAENSELH信号が
発生してナンドゲート５０２９及び５０３０を付
勢する。その後、読出しIA制御コードがステー
タス端子に印加されていれば、“１”レベルの
IAR信号がナンドゲート５０３０に印加され、こ
のIAENフリツプフロツプの出力が３状態インバ
ータ５０３１を介してＡバスの最下位導体Ａ−
BUSO0に転送される。IAENフリツプフロツプ
が選択された後、書込みIA制御コードが印加さ
れると、“１”レベルのIAW信号がナンドゲート
５０２９に印加され、ＡバスのＡ−BUSO0導体
上のデータがIAENフリツプフロツプに取り込ま
れる。 次に第７図において、タイミング発生器６００
０の良好な実施例が示されている。このタイミン
グ発生器は、それぞれ端子１０３０及び１０３１
と、入力バツフア６００１及び６００２を介し
て、外部クロツク信号CK３４及び２４を受信
し、３４，２３，１乃至４信号、及
びその補数CK３４，CK２３，CK１乃至CK４を
発生する。CK３４及びCK２３信号は入力バツフ
アの出力から、それぞれインバータ６００３及び
６００４で作られる。１乃至４信号はCK
３４，CK２３及びその補数からそれぞれナンド
ゲート６００７及び６０１０で作られる。補数
CK１乃至４はそれぞれインバータ６０１１乃
至６０１４で作られる。 このタイミング発生器は、CK１−IA信号及び
その補数１−も発生する。通常の動作中
は、信号１−及びCK１−IAはそれぞれ
１及びCK１と同じであるが、IA機能中はCK１
−IA及び１−信号はそれぞれ“０”及び
“１”に固定されている。CK１−IA信号は、
３４，２３信号及び２−１オア・アンド・イ
ンバータ（OAI）ゲート６０１７の出力を受信す
るナンドゲート６０１５で作られる。ゲート６０
１７では、一方のオアゲートがBOI3D信号
（BPI3DLの補数）及びIAREQ信号を受信し、他
方のオアゲートがTD0を受信する。TD0が“０”
である通常の動作では、このOAIゲートは“１”
信号を発生してナンドゲート６０１５付勢する。
しかし、TD0が“１”であるIA機能中は、BOI
３Ｄ又はIAREQ信号のいずれかが“１”である
と、このOAIゲートは“０”信号を発生してナン
ドゲート６０１５を消勢する。この結果、ナンド
ゲート６０１５の出力は“１”になり、インバー
タ６０１６の出力は“０”になる。 次に第８図はリセツト回路７０００の良好な実
施例を示しており、この回路は端子１０３３に印
加されるRESET信号を受信し、RESETH信号及
びその補数RESETL信号を発生する。RESET信
号CK３４によつてＤ形ラツチ７００１に取り込
まれる。このラツチの出力は、信号CK３及び
３によつて制御される３状態インバータ７００２
に印加される。動的ラツチとして用いられるこの
３状態インバータは、CK３が“１”である時に
付勢され、その出力をＤ形フリツプフロツプ７０
０３の入力に印加する。このＤ形フリツプフロツ
プは、信号CK４及び４によつて付勢され、
RESETL及びRESETH信号を発生する。 次に第９図は、IA Ａバスアドレスラツチ８０
００及び一時Ａバスレジスタデコーダ８１００の
良好な実施例を示している。IA Ａバスアドレス
ラツチは６ケのＤ形フリツプフロツプ８００１乃
至８００６を含み、その各々がＡバス導体−
BUSO2乃至Ａ−BUSO7からのデータを受信す
る。これらのフリツプフロツプはすべてIAL及び
IAL信号によつて付勢される。ノアゲート８００
７乃至８０１１及びナンドゲート８０１２乃至８
０１５を含む一時Ａバスレジスタレコーダは、
IA Ａバスアドレスラツチからの非反転及び反転
出力信号を受信し、それぞれプログラムカウン
タ、Ｒラツチ、アドレスラツチ、Ｑラツチ及び
IAENフリツプフロツプに対応する選択信号
IAPC，IARL，IAAL，IAQL，及び
IAENSECHを発生する。さらに、IA Ａバスレ
ジスタデコーダは一時Ｃバスレジスタデコーダを
付勢する信号、IAアドレスのＡバスから
Ｃバスへの転送を制御するIACBUS信号、及び
ユーザレジスタ制御マルチプレクサを付勢する
USREG信号も発生する。 次に第１０図は、Ｒラツチ９０００の論理図
と、Ｒラツチに付随する制御マルチプレクサ９１
００の良好な実施例とを示している。Ｒラツチは
32ビツトのＤ型レジスタであり、このレジスタは
RCLK信号及びその補数によつて書込みが
行われる。通常の動作中は、Ｒラツチはユーザレ
ジスタ配列から３状態インバータ９００１を介し
てデータを受信し、データをAAUに印加する。
３状態インバータ９００１はRIN信号及びその
補数によつて制御される。IA機能中は、Ｒ
ラツチには、ALIN信号及びその補数によ
つて制御される３状態インバータ９００２を介し
てＡバスから受信されるデータが書込まれる。Ｒ
ラツチに付随する制御マルチプレクサは、RCLK
信号を発生する４−3AOIゲート９００３、
ALIN（RIN）信号を発生する２−2AOIゲート
９００４、及びそれぞれRCLK，ALIN及び
信号を発生するインバータ９００５，９００６及
び９００７を含んでいる。AOIゲート９００３の
１つのアンドゲートは、IARL，IAW，CK３及
びIAREQ信号を受信し、他方のアンドゲートは
IAREQ，CK３信号及び制御装置で作られる書込
み制御信号RCKを受信する。通常の動作中は、
IAREQ信号が“０”で信号が“１”であ
り、CK３及びRCK信号がともに“１”になると
RCLK信号が“１”になつてＲラツチを付勢す
る。しかし、IA機能中は、IAREQ信号が“１”
で信号が“０”であり、CK３、IARL及
びIAW信号がすべて“１”になつた時にRCLK
信号が“１”になる。２−2AOIゲート９００４
の一方のアンドゲートは、IAREQ信号及び制御
装置で作られる選択信号RLを受信し、他方のア
ンドゲートは及びIARL信号を受信する。
通常の動作中は、ALIN及び信号はともに
RLに等しい。しかし、IA機能中はALIN及び
RINはともにIARL信号に等しい。 次に第１１図は、Ｑラツチ１００００と、Ｑラ
ツチに付随する制御マルチプレクサ１０１００の
良好な実施例の論理回路を示している。このＱラ
ツチはQCLK信号及びその補数によつて書
込みが行われる。通常の動作中は、Ｑラツチは命
令バツフアから３状態インバータ１０００１を介
してデータを受信し、データを直接AAUに印加
する。３状態インバータ１０００１はQIN信号
及びその補数によつて制御される。IA機能
中、ＱラツチはＡバスから３状態インバータ１０
００２を介してデータを受信し、３状態インバー
タ１０００３を介してＡバスにデータを印加す
る。３状態インバータ１０００２にAQLIN受信
及びその補数AQLINによつて制御され、３状態
インバータ１０００３は、QOUT信号及びその
補数によつて制御される。 Ｑラツチに付随した制御マルチプレクサは、
QOUT信号を発生する３−2AOIゲート１０００
９、信号を発生する３−3AOIゲート１０
００４及び信号を発生する３入力ナンド
ゲート１０００５を含んでいる。また、それぞれ
QOUT，QCLK、及びAQLINを発生するインバ
ータ１０００６，１０００７及び１０００８も含
まれている。AOIゲート１０００９の一方のアン
ドゲートは、IAR，IAQL及びIAREQ信号を受信
し、他方のアンドゲートは制御装置からのQL読
出し制御信号とIAREQ信号を受信する。通常の
動作中は、QL信号が“１”である時に“１”レ
ベルのQOUT信号によつて３状態インバータ１
０００３が付勢され、データがＡバスに転送され
る。IA機能中は、IAQL及びIAR信号がともに
“１”レベルである時にQOUT信号が“１”にな
る。 AOIゲート１０００４の１つのアンドゲートは
IAW，IAQL及びIAREQ信号を受信し、他のア
ンドゲートは、制御装置からのIQCK書込み制御
信号、CK４及び信号を受信する。通常の
動作中は、IQCLK及びCK４信号が共に“１”レ
ベルある時に、“１”のQCLK信号によつてデー
タがＱラツチに書込まれる。IA機能中は、IAW
及びIAQLが共に“１”レベルである時に、
QCLK信号が“１”になる。 ナンドゲート１０００５は、IAREQ，IAW及
びIAQL信号を受信する。通常の動作中は、この
ナンドゲートは“０”レベルのAQLIN信号を発
生して３状態インバータ１０００２を消勢する
が、IA機能中は、IAW及びIAQL信号が共に
“１”レベルであると、このナンドゲートが“１”
レベルのAQLIN信号を発生して３状態インバー
タ１０００２を付勢する。 次に第１２図は、アドレスラツチ１１０００及
び付随する制御マルチプレクサ１１１００の良好
な実施例の論理回路を示している。通常の動作中
は、このアドレスラツチはAAUからのデータを
受信し、ALOUT信号及びその補数によ
つて制御される３状態インバータ１１００１を介
してデータをＡバスに印加する。IA機能中は、
このアドレスラツチは３状態インバータ１１００
１を介してＡバスにデータを印加する。データ
は、ACLK信号及びその補数によつてアド
レスラツチに書込まれる。 このアドレスラツチに付随した制御マルチプレ
クサは、信号を発生する３−2AOIゲー
ト１１００２と、ALOUT信号を発生するインバ
ータ１１００３とを含んでいる。AOIゲート１１
００２の一方のアンドートはIAREQ，IAAL、
及びIAR信号を受信し、他方のアンドゲートは制
御装置からのAL書込み制御信号と信号と
を受信する。通常の動作中は、ALが“１”であ
る時にALOUT信号が“１”となつて３状態イン
バータ１１００１を付勢する。IA機能中は、
IAAL及びIAR信号が共に“１”レベルである時
に、ALOUT信号が“１”となる。 次に第１３図は、ユーザレジスタアドレスマル
チプレクサ１２０００の良好な実施例を示してい
る。このマルチプレクサは４対の３状態インバー
タ１２００１乃至１２００４を含んでいる。各対
の一方の３状態インバータは、命令バツフアから
のユーザレジスタアドレス乃至３の各
ビツトを受信し、他方の３状態インバータは、
IA Ａバスアドレスラツチかの現在のIAアドレス
の下位４ビツトの各々を受信する。各対内の３状
態インバータの出力は４つのＤ形フリツプフロツ
プ１２００９乃至１２０１２の各々の入力に共に
接続されている。各対内の３状態インバータは信
号IAREQ及びによつて制御され、通常の
動作中は、IAアドレスビツトを受信するインバ
ータが消勢され、ユーザレジスタアドレスビツト
を受信するインバータが付勢されてそれぞれの出
力をフリツプフロツプに印加する。しかし、IA
機能中は、ユーザレジスタアドレスビツトを受信
するインバータが消勢され、IAアドレスビツト
を受信するレジスタが付勢されて、その出力を対
応するフリツプフロツプに印加する。 次に第１４図はユーザレジスタデコード１３０
００の良好な実施例を示している。このデコーダ
はインバータ１３００１乃至１３００４、４入力
ノアゲート１３００５乃至１３０１９、３状態イ
ンバータ１３０２０乃至１３０３４、及び２入力
ナンドゲート１３０３５乃至１３０４９を含んで
いる。インバータはそれぞれアドレスビツトAO
乃至A3を受信し、このアドレスビツトの補数を
発生する。ノアゲートの各々はアドレスビツト及
びその補数の異つた組合せを受信する。動的ラツ
チとして用いられている３状態インバータは、そ
れぞれのノアゲートの出力を受信し、CK１及び
CK１信号によつて制御されて、信号CK１が
“１”である時に付勢される。ナンドゲートの
各々はそれぞれの３状態インバータの出力と信号
CK２３とを受信し、レジスタ選択信号RS00乃至
RS14を発生する。 次に第１５図は、15行32列のメモリセルの配列
１４００１を含むユーザレジスタ配列１４０００
を示している。メモリセルの各行には、その行の
すべてのセルに接続された語線が付随している。
配列の語線は、ユーザレジスタデコーダからのそ
れぞれのレジスタ選択信号RS00乃至S14を受信す
るよう接続されている。配列の各行はレジスタと
して動作し、対応する語線に“１”レベルのレジ
スタ選択信号が印加された時に選択される。選択
された行のメモリセルに蓄えられたデータ及びそ
の補数はそれぞれBL及びビツト線に現れる。
選択された行におけるメモリセルにデータはBL
及びBLビツト線で受信される新しいデータで書
きかえることもできる。この配列のためのタイミ
ング信号は、ノアゲート１４００２及びインバー
タ１４００３によつてCK２３及びCK３４信号か
ら作られる。この配列は、φ２乃至φ４の間に読
出すことができ、φ２及びφ３において読出すこ
とができる。配列からのデータは３状態インバー
タ１４００４を介してＣバスに印加される。この
インバータは信号Ｒ及びその補数Ｒによつて制御
され、Ｒが“１”の時に付勢される。配列からの
データは直接Ｒラツチにも印加される。配列され
た行に書込むべきデータをＣバスからインバータ
１４００５及び１４００６、及び伝送ゲート１４
００７及び１４００８を介して受信する。この伝
送ゲートはＷ信号及びその補数によつて制御さ
れ、Ｗが“１”の時に導通状態となる。 次に第１６図はユーザレジスタ制御マルチプレ
クサ１５０００の良好な実施例を示している。こ
のマルチプレクサは、第１の対をなす３状態イン
バータ１５００１及び１５００２を持つ読出し制
御部を含んでおり、これらのインバータは信号
IAREQ及びによつて制御され、これらの
出力はＲ信号を発生するよう連結されている。該
対の一方１５００１は信号IAR及び受信
するノアゲート１５００３の出力を受信し、該対
の他方１５００２は、制御装置で作られる
SRCREG読出し制御信号を受信する。通常の動
作中は、インバータ１５００１は消勢され、イン
バータ１５００２が付勢されて、信号SRCREG
が“０”になつた時にＲが“１”になる。しか
し、IA機能中は、インバータ１５００１が付勢
されてインバータ１５００２が消勢され、信号
IAR及びが共に“０”レベルにある時に
Ｒは“１”になる。Ｒ信号はインバータ１５００
４によつてＲから作られる。 このマルチプレクサは第２に対をなす３状態イ
ンバータ１５００５及び１５００６を持つ書込み
制御部を含んでおり、これらのインバータは信号
IAREQ及びによつて制御され、またこれ
らの出力は連結され、その共通出力はノアゲート
１５００８によつて信号２３で受信されて信
号Ｗとなる。このＷ信号はインバータ１５００９
により信号から作られる。該対をなす３状態イ
ンバータの一方１５００５はノアゲート１５００
７の出力を受信し、また他方のインバータ１５０
０６は制御信号によつて作られるREGD書込み制
御信号を受信する。ノアゲート１５００７は
IAW及び信号を受信する。通常の動作
中、インバータ１５００６が付勢されたインバー
タ１５００５は消勢されて、信号REGD及び
２３が共に“０”レベルにある時にＷは“１”に
なる。しかし、IA機能中は、インバータ１５０
０５が付勢されインバータ１５００６は消勢され
て、，及び２３信号がすべて
“０”レベルである時にＷは“１”信号となる。 次に第１７図は、IA制御ラツチアドレスラツ
チ１６０００及び制御ラツチデコーダ１６１００
の良好な実施例を示している。制御ラツチアドレ
スラツチは、５つのＤ形フリツプフロツプ１６０
０１乃至１６００５を含んでおり、その各々はＡ
バスの５つの導体ABUS02乃至ABUS06の各々
からのデータを受信する。このデータは信号IAL
及びによつてそれぞれのフリツプフロツプに
取り込まれる。フリツプフロツプの出力PB0H乃
至PA4H及びその反転出力PA0L乃至PA4Lは、
制御ラツチデコーダに印加される。このデコーダ
は、16ケの２入力ナンドゲート１６００６乃至１
６０２１及び19ケの２入力ノアゲート１６０２２
乃至１６０４０を含んでいる。このデコーダは19
ケの制御ラツチ選択信号PLA00乃至PLA18を発
生する。 次に第１８図はバスマルチプレクサ１７０００
及びバス制御マルチプレクサ１７１００の良好な
実施例の論理回路を示している。バスマルチプレ
クサは、データをＣバスからＡバスに転送するた
めの一群のインバータ１７００１及び３状態イン
バータ１７００２を含んでいる。３状態インバー
タ１７００２はすべてCTOAH信号及びその補数
CTOALによつて制御され、CTOAHが“１”に
なつた時に付勢される。また、バスマルチプレク
サはデータをＡバスからＣバスに転送するための
一群のインバータ１７００３及び３状態インバー
タ１７００４を含んでいる。３状態インバータ１
７００４はATOCH信号及びその補数ATOCLに
よつて制御され、ATOCH信号が“１”になつた
時に付勢される。 バス制御マルチプレクサは３−2AOTゲート１
７００５を含み、その一方のアンドゲートは
IAR，IACBUS、及びIAREQ信号を受信し、他
方のアンドゲートは制御装置で作られるCBUSS
制御信号及び信号を受信する。AOIゲー
ト１７００５はCTOAL信号を発生し、これらイ
ンバータ１７００６によつてCTOAH信号が作ら
れる。通常の動作中は、CBUSS信号が“１”に
なつた時にCTOAH信号が“１”になる。しか
し、IA機能中は、IAR及びIACBUS信号が共に
“１”になつた時にのみCTOAH受信が“１”に
なる。バス制御マルチプレクサは２−２−2AOI
ゲートも含んでおり、その第１のアンドゲートは
IAREQ信号及びノアゲート１７００８の出力を
受信し、第２のアンドゲートはIAREQ信号及び
インバータ１７００９で作られたIACBUS信号
の反転信号を受信し、第３のアンドゲートは制御
装置で作られる制御信号及び信号IAREQを受
信する。ノアゲート１７００８はIAW及びIAL
信号を受信する。AOIゲート１７００７は
ATOCH信号を発生し、これからインバータ１７
００９によつてATOCL信号が作られる。通常の
動作中は、信号が“０”になつた時に
ATOCH信号が“１”になる。しかしIA機能中
は、信号IACBUSと、IAW又はIAL信号のいず
れかとが“１”レベルにあるときにATOCH信号
が“１”になる。 次に第１９図はIA Ｃバスラツチ１８０００と
一時Ｃバスレジスタデコーダ１８１００との良好
な実施例の論理回路を示している。IA Ｃバスラ
ツチは３つのＤ形フリツプフロツプ１８００１乃
至１８００３を含んでおり、これらはＣバスの導
体Ｃ−BUS02乃至Ｃ−BUS04のそれぞれからの
データを受信する。これらのフリツプフロツプに
は、信号IAL及びによつて書込みが行われ
る。フリツプフロツプの出力ICBOL乃至ICB2L
及び反転された入力ICB0H乃至ICB2Hは、一時
Ｃバスレジスタデコーダに印加される。このデコ
ーダは５つの４入力ノアゲート１８００４乃至１
８００８を含んでいる。ノアゲート乃至１８００
４乃至１８００８はそれぞれTA，TB，TC，
TE及びTF一時Ｃバスレジスタに対応して、、
IATA，IATB，IATC，IATE、及びIATF選択
信号を発生する。ノアゲート１８００４乃至１８
００８の各々は上記フリツプフロツプの出力及び
反転出力の異つた組合せと、信号とを受
信する。 次に第２０図は、一時ＣバスレジスタTA１９
０００及びそれに付随する制御マルチプレクサ１
９１００の良好な実施例の論理回路を示してい
る。TAレジスタはＣバスからのデータを受信
し、データを直接ALUに印加するとともに、
TAOUTH信号及びその補数TAOUTLによつて
制御される３状態インバータ１９００１を介して
データをＣバスに印加する。この３状態インバー
タは、TAOUTH信号が“１”になつた時に付勢
される。また、TACLKH信号及びその補数
TACLKLによつてデータがTAに取り込まれる。 付随する制御マルチプレクサは３−4AOIゲー
トを含んでおり、その一方のアンドゲートは
IAREQ及びCK２３信号及び制御装置で作られる
LTAH書込み制御信号を受信し、他方のアンド
ゲートはCK２３，IAW，IATAびIAREQ信号を
受信する。AOIゲート１９００２はTACLKL信
号を発生し、これからインバータ１９００３によ
つてTACLKH信号が作られる。通常の動作中
は、LTAH及びCK２３信号が共に“１”レベル
にあると、TACLKH信号は“１”になる。しか
し、IA機能中は、IAW、IATA及びCK２３信号
すべてが“１”レベルにある時にのみTACLKH
信号が“１”になる。付随する制御マルチプレク
サは２−3AOIゲート１９００４も含んでおり、
その一方のアンドゲートは信号び制御装
置で作られるLTAOUTH読出し制御信号を受信
し、他方のアンドゲートはIATA，IAR及び
IAREQ信号を受信する。AOIゲート１９００４
はTAOUTL信号を発生し、これからインバータ
１９００５によつてTAOUTH信号が作られる。
通常の動作中は、LTAOUTH信号が“１”にな
るとTAOUTH信号は“１”になる。しかし、
IA機能中は、IARびIATA信号が共に“１”レベ
ルにある時にTAOUTH信号が“１”になる。 次に第２１図において、Ｉ／Ｏバツフア２００
００は、Ｉ／Ｏ端子１００１からのデータを受信
するように接続された32ケのＤ形フリツプフロツ
プ２０００１から成る入力ラツチを含んでおり、
データは信号及びその補数STINによつて
フリツプフロツプに書込まれる。この入力ラツチ
の内容は、３状態インバータ２０００２を介して
Ａバスに転送される。これらのインバータはSIN
信号及びその補数によつて制御され、SINが
“１”である時に付勢される。このＩ／Ｏバツフ
アは、Ａバスからのデータを受信するように接続
された32ケのＤ形フリツプフロツプ２０００３か
ら成る出力ラツチも含んでおり、データはLM信
号及びその補数によつてフリツプフロツプに
書込まれる。出力ラツチの内容は３状態インバー
タ２０００４を介してＩ／Ｏ端子に転送される。
これらのインバータはSTO信号及びその補数
STOによつて制御され、STO信号が“１”であ
るとインバータ２０００４が付勢される。 次に第２２図は、Ｉ／Ｏバツフア制御マルチプ
レクサ２１０００，２１１００，２１２００及び
STO及び信号を発生する回路２１３００の
良好な実施例の回路を示している。マルチプレク
サ２１０００は２−１−2AOIゲート２１００１
を含んでおり、その第１のアンドゲートは
IASTIN及びIAREQ信号を受信し、第２のアン
ドゲートは外部的に供給されるWAIT信号から
作られるWAITH信号から作られるWAITA信号
を受信し、第３のアンドゲートは制御装置で作ら
れるSTIL制御信号ととを受信する。AOI
ゲート２１００１の出力は信号CK３４とともに
ノアゲート２１００２で受信される。ノアゲート
２１００２はSTIN信号を発生し、これからイン
バータ２１００３によつて信号が作られ
る。通常の動作中、信号STILが“１”で信号CK
３４が“０”である時にSTIN信号は“１”にな
る。しかし、IA機能中は、信号IASTINが“１”
で、信号CK３４が“０”である時にSTIN信号
が“１”になる。通常の動作中あるいはIA機能
中のいずれにおいても、WAITH信号が“１”に
なると信号STINは“０”になる。WAITH信号
及びその補数WAITLは、RESETH及び
RESETL信号が外部からのRESET信号によつて
作られるのと同じ方法によつて、外部から印加さ
れるWAIT信号から作られる。 マルチプレクサ２１１００は２−2AOIゲート
２１００４を含んでおり、その一方のアンドゲー
トはIAREQ信号及びノアゲート２１０１２の出
力を受信し、他方のアンドゲートは制御装置で作
られる制御信号及び信号を受信
する。ノアゲート２１０１２はIAL及びIAWを
受信する。AOIゲート２１００４の出力は３状態
インバータ２１００５で受信され、SIN信号とな
る。動的ラツチとして用いられている３状態イン
バータ２１００５は、CK１及び１信号によつ
て制御され、CK１受信が“１”になつた時に付
勢される。信号は、インバータ２１００６に
よつてSIN信号から作られる。通常の動作中は、
IRABUS信号が“１”である時にSIN信号が
“１”になる。しかしIA機能中は、IAW又はIAL
信号のいずれかが“１”になつた時にSIN信号が
“１”になる。 マルチプレクサ２１２００は、２−２−2AOI
ゲート２１００７を含んでおり、その第１のアン
ドゲートは制御装置で作られる制御信号及び
IAREQ信号を受信し、第２のアンドゲートは制
御装置で作られる信号及び信号
を受信し、最後のアンドゲートは及び
IAREQ信号を受信する。AOIゲート２１００７
の出力は、インバータ２１００８及び３状態イン
バータ２１００９を介してナンドゲート２１０１
０に印加される。このナンドゲートはCK３信号
も受信し、信号を発生する。動的ラツチとし
て用いられている３状態インバータ２１００９
は、CK１及び１信号によつて制御され、CK
１信号が“１”になつた時に付勢される。LM信
号はインバータ２１０１１により、信号から
作られる。通常の動作中、及びDMAWT信号
が共に“０”レベルにあり、CK３信号が“１”
である時に、LM信号が“１”になる。しかし、
IA機能中は、信号が“０”でCK３信号が
“１”である時に、LM信号が“１”になる。 STO及び信号を発生する回路は、待ち状
態発生論理回路２１０１２を含んでおり、この回
路はWAITH及びWAITL信号を受信し、信号
CK１及び１によつて制御される３状態インバ
ータ２１０１３へSTP信号を印加する。動的ラ
ツチとして用いられている３状態インバータ２１
０１３はCK１信号が“１”になつた時に付勢さ
れる。この回路はさらに、CK２３信号及びイン
バータ２１０１５で反転されたSTILの補数を受
信しているノアゲート２１０１４も含んでいる。
ノアゲート２１０１４及び３状態インバータ２１
０１３の出力は別のノアゲート２１０１６で受信
され、STO信号となる。信号はインバータ
２１０１７によつてSTO信号から作られる。処
理装置が待ち状態になると、待ち状態発生論理回
路が“０”を発生し、これによつてSTO信号は
“０”になる。そうでない時には、STILが“０”
であるか、あるいはCK２３信号が“１”である
とSTO信号は“１”になる。 次に第２３図は、状態ベクトルラツチ２２００
０の下位５ビツトの論理回路と、状態ベクトル初
期化回路２２１００の良好な実施例とを示してい
る。図示した状態ベクトルラツチの部分は、５ケ
のＤ形フリツプフロツプ２２００１乃至２２００
４及び２２００７を含んでおり、これらは制御装
置からのフイードバツク信号（次の状態の信号）
NXTST0乃至NXTST4を受信し、制御装置に対
して状態ベクトル入力信号STATE0乃至
STATE4を供給する。フイードバツク信号はCK
１−IA及び−によつてフリツプフロツプに
取り込まれる。 状態ベクトル初期化回路は、第１のＤ形フリツ
プフロツプ２２００５を含み、これはXFERPCS
制御信号を受信し、CK１及びCK１信号によつて
取り込まれる。第１のフリツプフロツプは、BOI
信号を第２のＤ形フリツプフロツプ２２００６に
印加し、この信号はCK３及び３信号によつて
取り込まれる。第２のフリツプフロツプは出力
BOI３Ｄ信号をナンドゲート２２００７に印加す
る。このナンドゲートはTD0及びCK１信号も受
信し、その出力フリツプフロツプ２２００２乃至
２２００４及び２２００７の反転リセツト入力
と、インバータ２２００８を介してフリツプフロ
ツプ２２００１のセツト入力とに印加する。フリ
ツプフロツプ２２００６はDOI３DL信号も発生
する。命令モードにおけるIA機能が行われる時
には、TOD信号は“１”になるが、処理装置は
命令サイクルの終了時にIA機能が付勢されるま
での間通常の動作を続ける。この命令サイクルの
最後の機械サイクルにおいて、XFERPCS信号が
“１”になり、プログラムカウンタはそのマスタ
ー部の状態をスレーブ部に転送して、命令読出し
の準備をする。“１”レベルのXFERPCS信号が
CK１信号によつてフリツプフロツプ２２００５
に取り込まれると、BOI信号が“１”になつて新
しい命令サイクルの始りであることを示す。“１”
レベルのBOI信号がCK３信号によつてフリツプ
フロツプ２２００６に取り込まれると“１”レベ
ルのBOI3D信号及び“０”レベルのBOI3DL信号
がIA機能を開始させる。この後、新しい命令サ
イクルの２番目の機械サイクルの開始時において
CK１信号が“１”になると、ナンドゲート２２
００７は“０”レベル信号を発生して状態ベクト
ルの下位５ビツトを００００１状態にする。 次に第２４図は、状態発生論理回路２３０００
の良好な実施例の論理回路を示している。この回
路は、信号CK１及び１によつて書込みが行れ
る。Ｄ形フリツプフロツプ２３００１及び２３０
０４から成るステータス語ラツチを含んでいる。
このステータスラツチの内容は、IASTB及び
IASTB信号によつて制御される３状態インバー
タ２３００５乃至２３００８を介してSTATUS
端子に印加される。３状態インバータ２３００５
乃至２３００８はIASTB信号が“０”である時
に付勢され、IASTBが“１”である時に消勢さ
れる。この回路は３状態インバータＴ１，Ｔ２，
Ｔ３及びＴ４も含み、これらはそれぞれインバー
タ２３００９乃至２３０１１及びノアゲート２３
０１２の出力を受信する。インバータ２３００９
乃至２３０１１はそれぞれ制御装置で作られるス
テータス信号STAT０，STAT１，及びSTAT
２を受信し、ノアゲート２３０１２は信号
STAT１，STAT２、及びインバータ２３００
９で作られるSTAT０の補数を受信する。３状
態インバータＴ１，Ｔ２，Ｔ３及びＴ４は、
IAREQ及び信号によつて制御され、
IAREQ信号が“０”の時に付勢され、IAREQ信
号が“１”の時に消勢される。Ｔ１，Ｔ２，Ｔ３
及びＴ４の出力はステータス語ラツチのそれぞれ
のフリツプフロツプの入力に接続されている。さ
らにこの回路は、３状態インバータＴ５，Ｔ６，
Ｔ７及びＴ８を含んでおり、その出力はステータ
ス語ラツチのそれぞれのフリツプフロツプの入力
に接続され、またIAREQ及び信号によつ
て制御され、IAREQ信号が“１”の時に付勢さ
れ、IAREQ信号が“０”の時に消勢される。Ｔ
５，Ｔ６及びＴ８の入力は“１”レベルに浮遊状
態にあり、Ｔ７の入力は信号を受信する。
通常の動作中、IAREQ信号は“０”であり、Ｔ
５，Ｔ６，Ｔ７及びＴ８は消勢され、Ｔ１，Ｔ
２，Ｔ３及びＴ４が付勢されて、STAT０，
STAT１及びSTAT２信号から作られるステー
タスコードがステータス語ラツチに印加される。
IA機能が開始するとIAREQは“１”になり、Ｔ
１，Ｔ２，Ｔ３及びＴ４は消勢され、Ｔ５，Ｔ
６，Ｔ７及びＴ８は付勢されて、００１０のIA
アクノレツジ ステータス コードをステータス
語ラツチの入力に印加する。このコードは、CK
１信号が“１”になるとステータス語ラツチに取
り込まれ、STATUS端子に転送される。この
後、IASTB信号が“１”になると３状態インバ
ータ２３００５乃至２３００８は消勢される。 本発明について、その良好な実施例を参照して
説明したが、当業者にとつては、本発明の精神と
範囲を逸脱することなく、上記実施例に対して多
くの変更や修正が可能であることはいうまでもな
い。たとえば、現在のIAアドレスを蓄えるため
のラツチ、現在のIAアドレスのデコーダ及び
種々の内部レジスタのための制御マルチプレクサ
は別の方法で分割し、異つたバス構造及びレジス
タ配置とすることができる。ある場合には、処理
装置の内部レジスタの一部のみにアクセスできる
ことが望ましいこともある。また個々の内部レジ
スタに対するアクセスの形式（すなわち読出しの
み、書込みのみ、読出しと書込み）も要求に応じ
て変えることができる。さらに、IA回路に対し
て別の論理手法を用いることも可能である。特
に、IA制御ブロツク、種々の制御マルチプレク
サ、及び種々のレジスタデコーダのようなIA回
路の多くの部分は、プログラム可能論理配列
（PLA）で実現することもできる。また、マイク
ロプロセツサの制御装置でPLAが用いられてい
る場合には、IA回路のPLAを制御装置のPLAに
隣接して配することが望ましい。