JPS58105366A - デバツグ機能を持つマイクロコンピユ−タ - Google Patents
デバツグ機能を持つマイクロコンピユ−タInfo
- Publication number
- JPS58105366A JPS58105366A JP56202983A JP20298381A JPS58105366A JP S58105366 A JPS58105366 A JP S58105366A JP 56202983 A JP56202983 A JP 56202983A JP 20298381 A JP20298381 A JP 20298381A JP S58105366 A JPS58105366 A JP S58105366A
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- microcomputer
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3656—Debugging of software using additional hardware using a specific debug interface
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Microcomputers (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１発明の技術分野
本発Ｗ１４Ｆｉデパ、グ機ａｔ持つマイクロコンビ。
−タに関し、内部状態に影響管与えずに指定したレジス
タの内容を外部へ取出せるようにしたものである。
タの内容を外部へ取出せるようにしたものである。
（２技術の背景
マイタ四コンビ、−夕特に１チツプマイクロコンビ、−
夕では■ムＬＴ端子またはシングルステ。
夕では■ムＬＴ端子またはシングルステ。
プ端子を設け、該端子に信号を与えてシステムに組込ん
だ咳プンビ、−タの動作を中断させ、そのときのレジス
タ等の内容を外部へ攻出し、チェックすることによりシ
ステムＯ状態ひいてはプログラムＯｊＬ否等を判定する
ことが行なわれている。
だ咳プンビ、−タの動作を中断させ、そのときのレジス
タ等の内容を外部へ攻出し、チェックすることによりシ
ステムＯ状態ひいてはプログラムＯｊＬ否等を判定する
ことが行なわれている。
（３）従来技術と問題点
しかしながら従来方式ではレジスタの内容数出しはＣＰ
Ｕ介在のもとで行なわれている。即ち対象となるレジス
タＯ胱出し命令を入力するとそれを受けてＣＰＵは該レ
ジスタの内容を所定のポートへ送出させる等の鶏ＩＩを
するが、これではＣＰＵは動作しており、プ賞ダラムは
何ステップか進行し、停止状態Ｏマイーン内ｌＩｔ外部
から診断し、デバッグすることにはならない。
Ｕ介在のもとで行なわれている。即ち対象となるレジス
タＯ胱出し命令を入力するとそれを受けてＣＰＵは該レ
ジスタの内容を所定のポートへ送出させる等の鶏ＩＩを
するが、これではＣＰＵは動作しており、プ賞ダラムは
何ステップか進行し、停止状態Ｏマイーン内ｌＩｔ外部
から診断し、デバッグすることにはならない。
（４）発明の目的
本発明はか＼る点を改善し、完全停止状態で指定し九レ
ジスタの内容管外部へ取出せるようＫし、デバッグ機能
の強化管図ろうとするものである。
ジスタの内容管外部へ取出せるようＫし、デバッグ機能
の強化管図ろうとするものである。
（９発明の構成
即ち本発明はマイクロコンビ、−夕内ｓの各レジスタに
アドレスを割当てそし℃割当てられたアドレス及びデバ
ッグ信号が入力するときレジスタ内容をパスラインへ送
出させる制御回路を各レジスタへ付属させ、デバッグ時
にはポートを通してデバッグ対象のレジスタのアドレス
およびデパ。
アドレスを割当てそし℃割当てられたアドレス及びデバ
ッグ信号が入力するときレジスタ内容をパスラインへ送
出させる制御回路を各レジスタへ付属させ、デバッグ時
にはポートを通してデバッグ対象のレジスタのアドレス
およびデパ。
ダ信号全入力し、出力されてきた蚊デバッグ対象レジス
タの内容を他のポートより取り出すようにしてなること
を％黴とするが、次に実施例を参照しながらこれｔ−１
１ＭＫ１１！明する。
タの内容を他のポートより取り出すようにしてなること
を％黴とするが、次に実施例を参照しながらこれｔ−１
１ＭＫ１１！明する。
（〜発明の実施例
纂１図は１チツプマイクロコンビ、−夕のアドレスデコ
ーダてｔ示す。本発明ではマイクロコンビ。
ーダてｔ示す。本発明ではマイクロコンビ。
−夕の各種レジスタ（実ｍはランダムアクセスメモリ）
に全てアドレスを付しておく。本例ではアドレスは０〜
２５５０２５６個あり、その半分の０〜１２７は図示の
如くバンク０〜パンク５汎用レジスタＢＯ〜Ｂ３および
ワークレジスタＷＲｔＣ割当てられ、残９半分の１２８
〜２５５が８ＦＲ（スペシャルファンクターンレジスタ
）に割当てられる。
に全てアドレスを付しておく。本例ではアドレスは０〜
２５５０２５６個あり、その半分の０〜１２７は図示の
如くバンク０〜パンク５汎用レジスタＢＯ〜Ｂ３および
ワークレジスタＷＲｔＣ割当てられ、残９半分の１２８
〜２５５が８ＦＲ（スペシャルファンクターンレジスタ
）に割当てられる。
次表１に８ＦＲのアドレス割ＳＯ詳＊’を示す。＊印の
あるものが８ＦＲであゐ。
あるものが８ＦＲであゐ。
第２図はＩＣとして構成された１チツプマイク關コンビ
や一夕のビン配置を示す。ビンはΦ〜・の４２本あり、
その１〜８，１０，１７．２３〜３０．３４〜４１が各
８ピ、トの４個のＩ１０ポー）ＰＧ 〜Ｐ３に割当てら
れ、残９が電１ＩＶｅｅ、Ｗａｓ。
や一夕のビン配置を示す。ビンはΦ〜・の４２本あり、
その１〜８，１０，１７．２３〜３０．３４〜４１が各
８ピ、トの４個のＩ１０ポー）ＰＧ 〜Ｐ３に割当てら
れ、残９が電１ＩＶｅｅ、Ｗａｓ。
リセットＲ８Ｔ、発振器ＩＴＡＬ１．ＸＴＡＬ２などに
割当てられる。特に本発明では端子ビン會２慎増設し、
これらｔホルトＨＡＬＴ、デバッグＤＲＵＧ端子とする
。
割当てられる。特に本発明では端子ビン會２慎増設し、
これらｔホルトＨＡＬＴ、デバッグＤＲＵＧ端子とする
。
第５１はマイクロコンビ、−夕の内部構成を示す。ＰＯ
〜Ｐ５は上記ポート、ムＬＵＦｉ演算エニ。
〜Ｐ５は上記ポート、ムＬＵＦｉ演算エニ。
ト、ＲＯＭはプログラムを格納して−る読取９＊用メモ
リ、ＤＩＣＣはデコーダ、ＤＶはドライバ、Ｏ２０は発
振器、ＣＴＬＦｉコントローラ、ＩＲは命令レジスタ、
ＢＬはデータ及びアドレスのパスラインである。各５Ｆ
ＲＫは上述のようにアドレスが割当てられている。とい
うことは、アドレスデコーダなどが付属しているという
ことであり、第４＠にその一例を示す。この図では８Ｆ
Ｒの１つ會ＲＩＧで示す。ムＤＤ ＤＥＣはアドレスデ
コーダであり、パスＢＬＯアドレス信号が自己宛てのも
のであれば、レジスタＲｎａｔアクセスする。
リ、ＤＩＣＣはデコーダ、ＤＶはドライバ、Ｏ２０は発
振器、ＣＴＬＦｉコントローラ、ＩＲは命令レジスタ、
ＢＬはデータ及びアドレスのパスラインである。各５Ｆ
ＲＫは上述のようにアドレスが割当てられている。とい
うことは、アドレスデコーダなどが付属しているという
ことであり、第４＠にその一例を示す。この図では８Ｆ
Ｒの１つ會ＲＩＧで示す。ムＤＤ ＤＥＣはアドレスデ
コーダであり、パスＢＬＯアドレス信号が自己宛てのも
のであれば、レジスタＲｎａｔアクセスする。
１１４図では読出し回路のみ示し、Ｇは読出し回路のゲ
ートｔた轄ドツイパ、ＬＣは該ゲート開閉用の論ｍ回路
である。次にａＳＳのタイムチャートｔ＃照しながら本
発明のデパッダ要領ｔａ明する。
ートｔた轄ドツイパ、ＬＣは該ゲート開閉用の論ｍ回路
である。次にａＳＳのタイムチャートｔ＃照しながら本
発明のデパッダ要領ｔａ明する。
端子ビン■ムＬＴに加える信号をＬ（Ｈ＝ ） Ｌ／
ベルからＨ（ハイ）レベルに切換えるとマイクロコンビ
、−夕は実行中Ｏ命令を実行終了したときそれを受付け
、動作停止する。＾体的にはプ職グラムカウンタＰＣの
インクシノットを停止させ、−ＤＩＣＣ／ＣＴＬの命令
レジスタＩｌｌへｔ：ｍ Ｎｏ ０ＰＫＲムＴｌ０Ｎｔ
入力する。また他のカウンタなどがあればその計数も停
止させるが、発振器ｏｓｃＦｉ動作しており、マイクロ
コンビ、−夕としてれＮｏ ＯＩ’ＫＩＡテＩＯＨの所
を循環している。このときの端子の状態はｓ２ビンのム
Ｌｇ（アドレス・ラッチ・イネーブル）がＨ％３１ビン
０ＦＴＥＮ（プログツム・ストアーと イネーブル）もＨであり、また本例ではポー）Ｐｆｆ’
Ｐ２には次に実行すべき命令の７エツチアドレスム〜ム
謁が現われており、ポートＰ１／ａ入力待ち状態である
としている。こ＼でポートＰ１にアクセスすべきレジス
タ本例で社Ｂのアドレスｒｏｔ−人力し、次いでＤＩＵ
Ｇ端子ｆ：ＨＫする。なおアドレスＦＯは１６進表示で
あるから１０進で言えば２４Ｇである。このアドレスＦ
ＯはパスラインＢＩ、に加わり、そしてＤＩＵＧがＨＫ
なゐと１ｉ４ｒｌ１４０スイツチ８Ｗが閉じ該アドレス
ＦＯが各レジスタのアドレスデコーダに入力する。なお
スイッチｓｗ＃ｉ、ＤＩＵＧ＝■でアドレスデコーダが
パスラインのアドレス信号を取込むこと金ハードウェア
イメージで示す概念的なものである。アドレスデコーダ
はアドレス信号が、自己が所属するレジスタへ割当てら
れたものであれば出力を生じ、これを受けて論理回路Ｌ
Ｃはクロ、りＣＬＫが到来するときゲ−）ＧＯ開放信号
を発生し、レジスタの内容をパスラインＢＬへ送出させ
る。このタイミングではポー）Ｐｏｔ！デパッタ時レジ
スし内容の出力モードに切換り、本例でｔｊＢレジスタ
である。デノくラグ対象レジスタの内容ＢＣｉ出力する
。これは該ポー）ＰＧへ接続した外部機器により観察及
び又は記録等する。デバッグ信号ＩＬに戻すとポートＰ
Ｏは通常時出力状１１に戻り（従りてポートにはマルチ
プレクサなどｔ設けておく）、今までのデータ！−７ｌ
ムＤＤｔ−出力する。他のレジスタに対するデバッグも
同様にして行なう。デバッグが終ってＨムＬτ端子ｔＬ
レベルに戻すとマイタロコンビ。
ベルからＨ（ハイ）レベルに切換えるとマイクロコンビ
、−夕は実行中Ｏ命令を実行終了したときそれを受付け
、動作停止する。＾体的にはプ職グラムカウンタＰＣの
インクシノットを停止させ、−ＤＩＣＣ／ＣＴＬの命令
レジスタＩｌｌへｔ：ｍ Ｎｏ ０ＰＫＲムＴｌ０Ｎｔ
入力する。また他のカウンタなどがあればその計数も停
止させるが、発振器ｏｓｃＦｉ動作しており、マイクロ
コンビ、−夕としてれＮｏ ＯＩ’ＫＩＡテＩＯＨの所
を循環している。このときの端子の状態はｓ２ビンのム
Ｌｇ（アドレス・ラッチ・イネーブル）がＨ％３１ビン
０ＦＴＥＮ（プログツム・ストアーと イネーブル）もＨであり、また本例ではポー）Ｐｆｆ’
Ｐ２には次に実行すべき命令の７エツチアドレスム〜ム
謁が現われており、ポートＰ１／ａ入力待ち状態である
としている。こ＼でポートＰ１にアクセスすべきレジス
タ本例で社Ｂのアドレスｒｏｔ−人力し、次いでＤＩＵ
Ｇ端子ｆ：ＨＫする。なおアドレスＦＯは１６進表示で
あるから１０進で言えば２４Ｇである。このアドレスＦ
ＯはパスラインＢＩ、に加わり、そしてＤＩＵＧがＨＫ
なゐと１ｉ４ｒｌ１４０スイツチ８Ｗが閉じ該アドレス
ＦＯが各レジスタのアドレスデコーダに入力する。なお
スイッチｓｗ＃ｉ、ＤＩＵＧ＝■でアドレスデコーダが
パスラインのアドレス信号を取込むこと金ハードウェア
イメージで示す概念的なものである。アドレスデコーダ
はアドレス信号が、自己が所属するレジスタへ割当てら
れたものであれば出力を生じ、これを受けて論理回路Ｌ
Ｃはクロ、りＣＬＫが到来するときゲ−）ＧＯ開放信号
を発生し、レジスタの内容をパスラインＢＬへ送出させ
る。このタイミングではポー）Ｐｏｔ！デパッタ時レジ
スし内容の出力モードに切換り、本例でｔｊＢレジスタ
である。デノくラグ対象レジスタの内容ＢＣｉ出力する
。これは該ポー）ＰＧへ接続した外部機器により観察及
び又は記録等する。デバッグ信号ＩＬに戻すとポートＰ
Ｏは通常時出力状１１に戻り（従りてポートにはマルチ
プレクサなどｔ設けておく）、今までのデータ！−７ｌ
ムＤＤｔ−出力する。他のレジスタに対するデバッグも
同様にして行なう。デバッグが終ってＨムＬτ端子ｔＬ
レベルに戻すとマイタロコンビ。
−タはホルト状態から通常動作状態に戻るが、ＡＬＥニ
ー＠Ｌ’になりｆＦ−のちポー）ＰＧ、Ｐｌ、Ｐ２はホ
ルト以前の状態に回復される。
ー＠Ｌ’になりｆＦ−のちポー）ＰＧ、Ｐｌ、Ｐ２はホ
ルト以前の状態に回復される。
（η発明の詳細
な説明し九ように本発明によればプログラム進行状態、
演算ユニットのステータス情報、七の他、マイクロコン
ピュータの状態に何ら変化を生シサセることなく、マイ
クロコンビ、−夕の内部状ｍｔ−外部へ城出し、チェッ
クすることが可能とナリ、マイクロコンビ、−夕のデノ
（ラグ機能を一層強化することができる。
演算ユニットのステータス情報、七の他、マイクロコン
ピュータの状態に何ら変化を生シサセることなく、マイ
クロコンビ、−夕の内部状ｍｔ−外部へ城出し、チェッ
クすることが可能とナリ、マイクロコンビ、−夕のデノ
（ラグ機能を一層強化することができる。
第１−にマイクロコンビ、−夕内蔵８ムＭのアドレス信
号当の説明図、第２因はビン配置の一例金示Ｔ図、第５
図はマイクロコンビ、−夕の内部構成を示すプロ、り図
、第４図はレジスタ周辺回路の説明用ブロック図、第５
図は動作説明用のタイムチャートである。 図面”１” Ｂ、 ＡＣＣ，Ｆ、 ＲＩＧ−・−はレジ
Ｊ Ｉ 、ＡＤＤＤＥＣ，Ｌ−Ｃ，Ｇ、 ８Ｗは制＃回
路、ｐｏ〜ＰＳはポートである。 出願人 富士通株式会社 代理人弁理士 實 ― 稔馬３図 馬４図 １ 馬５図 ’ｔｏ−１１ｎ）−−−−−−−−ＣＥ）−−−−−−
−−−−−−−−−−−Ｊ：Ｉに二Ｐ２Ｑ〜７
ニニニ−〜１５
ニニニ〕０８ｔ１６
Ｈ手続補正書（自発） １、事件の表示 昭和５６年特許願第２０２９８３号 ２発明の名称 デバッグ機能を持つマイクロコンビ、−タ１補正をする
者 事件との関係 特許出願人 住 所 、神奈川県用崎市中原区上小田中１０１５番地
名称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４代 理 人 〒１０１ １’（”Ｉ’＋ 」 ＆補正によシ増加する発明の数 な し７、補正の対
象 明細書の特許請求の範囲の欄、発明の詳細な説明の
欄 ＆補正の内容 別紙のとおル 別 紙 （１）明細書第１頁５行〜１４行の特許請求の範囲を次
のように補正する。 「 マイクロコンビ、−夕内部のレジスタにアドレスを
割当て、そして割当てられ喪アドレス及び制御信号が入
力するときレジスタ内容をパスラインへ送出させる制御
回路を前記レジスタヘビ、−夕の外部へ取シ出すように
してなることを特徴とする、デバッグ機能を持つマイク
ロコンビ、−タ。」 （２）同第３頁３行〜１１行の「即ち〜を参照」を次の
ように補正する。 「即ち本発明はマイク筒コン′ピ、−タ内部のレジスタ
にアドレスを割当て、そして割当てられたアドレス及び
制御信号が入力するときレジスタ内容をパスラインへ送
出させる制御回路を前記レジスタへ付属させ、前記レジ
スタの内容ｔ−Ｙイク四コンビ、−夕の外部へ取）出す
ようにしてなることが、次に実施例を参照」 （３）同第７頁１１行の記載を次のように補正する。
号当の説明図、第２因はビン配置の一例金示Ｔ図、第５
図はマイクロコンビ、−夕の内部構成を示すプロ、り図
、第４図はレジスタ周辺回路の説明用ブロック図、第５
図は動作説明用のタイムチャートである。 図面”１” Ｂ、 ＡＣＣ，Ｆ、 ＲＩＧ−・−はレジ
Ｊ Ｉ 、ＡＤＤＤＥＣ，Ｌ−Ｃ，Ｇ、 ８Ｗは制＃回
路、ｐｏ〜ＰＳはポートである。 出願人 富士通株式会社 代理人弁理士 實 ― 稔馬３図 馬４図 １ 馬５図 ’ｔｏ−１１ｎ）−−−−−−−−ＣＥ）−−−−−−
−−−−−−−−−−−Ｊ：Ｉに二Ｐ２Ｑ〜７
ニニニ−〜１５
ニニニ〕０８ｔ１６
Ｈ手続補正書（自発） １、事件の表示 昭和５６年特許願第２０２９８３号 ２発明の名称 デバッグ機能を持つマイクロコンビ、−タ１補正をする
者 事件との関係 特許出願人 住 所 、神奈川県用崎市中原区上小田中１０１５番地
名称 （５２２）富士通株式会社 代表者 山 本 卓 眞 ４代 理 人 〒１０１ １’（”Ｉ’＋ 」 ＆補正によシ増加する発明の数 な し７、補正の対
象 明細書の特許請求の範囲の欄、発明の詳細な説明の
欄 ＆補正の内容 別紙のとおル 別 紙 （１）明細書第１頁５行〜１４行の特許請求の範囲を次
のように補正する。 「 マイクロコンビ、−夕内部のレジスタにアドレスを
割当て、そして割当てられ喪アドレス及び制御信号が入
力するときレジスタ内容をパスラインへ送出させる制御
回路を前記レジスタヘビ、−夕の外部へ取シ出すように
してなることを特徴とする、デバッグ機能を持つマイク
ロコンビ、−タ。」 （２）同第３頁３行〜１１行の「即ち〜を参照」を次の
ように補正する。 「即ち本発明はマイク筒コン′ピ、−タ内部のレジスタ
にアドレスを割当て、そして割当てられたアドレス及び
制御信号が入力するときレジスタ内容をパスラインへ送
出させる制御回路を前記レジスタへ付属させ、前記レジ
スタの内容ｔ−Ｙイク四コンビ、−夕の外部へ取）出す
ようにしてなることが、次に実施例を参照」 （３）同第７頁１１行の記載を次のように補正する。
Claims (1)
- マイクロコンビ、−夕内部の各レジスタにアドレスを割
当てそして割当てられたアドレス及びデバッグ信号が入
力するときレジスタ内容をパスツインへ送出させる制御
回路を各レジスタへ付属させ、デバッグ時にはポートを
遇してデバッグ対象のレジスタのアドレスおよびデバッ
グ信号を入力し、出力されてきた咳デバッグ対象しジス
メの内容を他のポートより破９出すようにしてなシこと
ｔ４Ｉ黴とする、デバッグ機能を持つマイタ四コンビ、
−タ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202983A JPS58105366A (ja) | 1981-12-16 | 1981-12-16 | デバツグ機能を持つマイクロコンピユ−タ |
| US06/449,577 US4667285A (en) | 1981-12-16 | 1982-12-14 | Microcomputer unit |
| EP82306728A EP0082682B1 (en) | 1981-12-16 | 1982-12-16 | Microcomputer unit |
| DE8282306728T DE3279975D1 (en) | 1981-12-16 | 1982-12-16 | Microcomputer unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202983A JPS58105366A (ja) | 1981-12-16 | 1981-12-16 | デバツグ機能を持つマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105366A true JPS58105366A (ja) | 1983-06-23 |
| JPH0155505B2 JPH0155505B2 (ja) | 1989-11-24 |
Family
ID=16466383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202983A Granted JPS58105366A (ja) | 1981-12-16 | 1981-12-16 | デバツグ機能を持つマイクロコンピユ−タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4667285A (ja) |
| EP (1) | EP0082682B1 (ja) |
| JP (1) | JPS58105366A (ja) |
| DE (1) | DE3279975D1 (ja) |
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| JPH01243121A (ja) * | 1988-03-25 | 1989-09-27 | Hitachi Ltd | データ処理装置 |
| JPH01314344A (ja) * | 1988-06-14 | 1989-12-19 | Fujitsu Ltd | プログラム開発支援装置 |
| JPH02186448A (ja) * | 1989-01-13 | 1990-07-20 | Nippon Chemicon Corp | デバッグ環境を備えた集積回路 |
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| JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Ｌｓｉに構成されたマイクロコンピュータ |
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| JPH0697560B2 (ja) * | 1987-11-19 | 1994-11-30 | 三菱電機株式会社 | 半導体記憶装置 |
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| JPH07129486A (ja) * | 1993-10-29 | 1995-05-19 | Mitsubishi Electric Corp | シリアル通信回路 |
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| US4112490A (en) * | 1976-11-24 | 1978-09-05 | Intel Corporation | Data transfer control apparatus and method |
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-
1981
- 1981-12-16 JP JP56202983A patent/JPS58105366A/ja active Granted
-
1982
- 1982-12-14 US US06/449,577 patent/US4667285A/en not_active Expired - Lifetime
- 1982-12-16 DE DE8282306728T patent/DE3279975D1/de not_active Expired
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| DE3279975D1 (en) | 1989-11-16 |
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| JPH0155505B2 (ja) | 1989-11-24 |
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