JPH033337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH033337A JPH033337A JP1137868A JP13786889A JPH033337A JP H033337 A JPH033337 A JP H033337A JP 1137868 A JP1137868 A JP 1137868A JP 13786889 A JP13786889 A JP 13786889A JP H033337 A JPH033337 A JP H033337A
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- insulating film
- semiconductor layer
- groove
- gate electrode
- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
半導体装置、特に側壁埋め込み構造をなし断面幅が上方
で広がっているショットキゲート電極を有し、側壁埋め
込みに用いた絶縁膜を除去してゲート電極直下の寄生容
量を低減させたＦＥＴの製造方法に関し、 上記絶縁膜の除去の際に、ゲー）１極と接合する半導体
層を露出させないようにしてＦＥＴの特性劣化を防ぎな
がら、該絶縁膜を十分に除去し得るようにすることを目
的とし、 基板上の第１半導体層上の第２半導体層の上に、第２半
導体層を露出させた第１溝を有する第１絶縁膜を形成す
る工程と、第１溝をエツチング窓にして、第２半導体層
に第１溝よりも幅広で第１半導体層を露出させる第２溝
を形成する工程と、第１溝から第２溝に至る第１絶縁膜
下面を除き第１半導体層の露出面を含む表面を覆う第２
絶縁膜を第１絶縁膜と異なる材料で形成した後、上記溝
の領域を含む第１絶縁膜上に、線溝に沿い底面が線溝の
中心部に位置する凹部を有する第３絶縁膜を第１絶縁膜
と同じ材料で形成する工程と、第３絶縁膜から第１絶縁
膜に達するまでエッチバックして、第２半導体層を露出
させることなく上記凹部の底面に第１半導体層を露出さ
せる工程と、上記エッチバックした面上に、第１半導体
層とショットキ接合する導電体層を形成し、それをパタ
ーニングしてショットキゲート電極を形成する工程と、
上記ゲート電極と第２半導体層の間に介在する第３絶縁
膜を第１絶縁膜と共に除去して、第１半導体層に接して
いる第２ｖＡ縁膜を残存させる工程とを有して、第２半
導体層上にソース／ドレイン電極を有するＦＥＴを形成
するように構成する。
で広がっているショットキゲート電極を有し、側壁埋め
込みに用いた絶縁膜を除去してゲート電極直下の寄生容
量を低減させたＦＥＴの製造方法に関し、 上記絶縁膜の除去の際に、ゲー）１極と接合する半導体
層を露出させないようにしてＦＥＴの特性劣化を防ぎな
がら、該絶縁膜を十分に除去し得るようにすることを目
的とし、 基板上の第１半導体層上の第２半導体層の上に、第２半
導体層を露出させた第１溝を有する第１絶縁膜を形成す
る工程と、第１溝をエツチング窓にして、第２半導体層
に第１溝よりも幅広で第１半導体層を露出させる第２溝
を形成する工程と、第１溝から第２溝に至る第１絶縁膜
下面を除き第１半導体層の露出面を含む表面を覆う第２
絶縁膜を第１絶縁膜と異なる材料で形成した後、上記溝
の領域を含む第１絶縁膜上に、線溝に沿い底面が線溝の
中心部に位置する凹部を有する第３絶縁膜を第１絶縁膜
と同じ材料で形成する工程と、第３絶縁膜から第１絶縁
膜に達するまでエッチバックして、第２半導体層を露出
させることなく上記凹部の底面に第１半導体層を露出さ
せる工程と、上記エッチバックした面上に、第１半導体
層とショットキ接合する導電体層を形成し、それをパタ
ーニングしてショットキゲート電極を形成する工程と、
上記ゲート電極と第２半導体層の間に介在する第３絶縁
膜を第１絶縁膜と共に除去して、第１半導体層に接して
いる第２ｖＡ縁膜を残存させる工程とを有して、第２半
導体層上にソース／ドレイン電極を有するＦＥＴを形成
するように構成する。
本発明は、半導体装置の製造方法に係り、特に、側壁埋
め込み構造をなして断面幅が上方で広がっているショッ
トキゲート電極を有し、側壁埋め込みに用いた絶縁膜を
除去してゲート電極直下の寄生容量を低減させたＦＥＴ
の製造方法に関する。
め込み構造をなして断面幅が上方で広がっているショッ
トキゲート電極を有し、側壁埋め込みに用いた絶縁膜を
除去してゲート電極直下の寄生容量を低減させたＦＥＴ
の製造方法に関する。
上記ＦＥＴは、化合物半導体を用いたＦＥＴやＨＥＭＴ
などがあり、性能向上のために、ゲート電極に側壁埋め
込み構造を採用してゲート長を例えば０．２５μ翔とい
ったように微細化し、ゲート電極の断面形状を幅が上方
で広がっているＴ字型やマツシュルーム型にしてゲート
長の微細化によるゲート抵抗の増大を緩和し、更に、側
壁埋め込みに用いた絶縁膜を除去してゲート電極直下に
おけるショットキ接合部容量以外の寄生容量を低減させ
たものである。
などがあり、性能向上のために、ゲート電極に側壁埋め
込み構造を採用してゲート長を例えば０．２５μ翔とい
ったように微細化し、ゲート電極の断面形状を幅が上方
で広がっているＴ字型やマツシュルーム型にしてゲート
長の微細化によるゲート抵抗の増大を緩和し、更に、側
壁埋め込みに用いた絶縁膜を除去してゲート電極直下に
おけるショットキ接合部容量以外の寄生容量を低減させ
たものである。
このＦＥＴの製造では、特性の劣化を防ぐために、上記
絶縁膜の除去の際にゲート電極と接合する半導体層を露
出させないようにすることが必要である。
絶縁膜の除去の際にゲート電極と接合する半導体層を露
出させないようにすることが必要である。
〔従来の技術］
第２図（ａ）〜（ｄ）は、上述したＦＥＴを製造する従
来例の工程を説明する側断面図である。
来例の工程を説明する側断面図である。
間図において、この従来例はＨＥＭＴの一例をを例にと
った場合であり、完成状態が（ｄ）に示され、１は表面
が１− ＧａＡｓの基板、２は二次元電子供給層となる
ｎ’ ＡｌＧａＡｓ層、３はコンタクト層となるｎ″Ｇ
ａＡｓ層、４はＡｌＧａＡｓ層２にショットキ接合する
ショットキゲート電極、５はＡｌＧａＡｓ１Ｊ ２を露
出させないようにしている絶縁膜、６はソース／ドレイ
ン電極、である。そして製造工程は次のようである。
った場合であり、完成状態が（ｄ）に示され、１は表面
が１− ＧａＡｓの基板、２は二次元電子供給層となる
ｎ’ ＡｌＧａＡｓ層、３はコンタクト層となるｎ″Ｇ
ａＡｓ層、４はＡｌＧａＡｓ層２にショットキ接合する
ショットキゲート電極、５はＡｌＧａＡｓ１Ｊ ２を露
出させないようにしている絶縁膜、６はソース／ドレイ
ン電極、である。そして製造工程は次のようである。
即ち、先ず（ａ）を参照して、基板１上にＡｌＧａＡｓ
層２とＧａＡｓ層３を順次成長した後、５ｉＯ１絶縁膜
７を堆積し、絶縁膜７及びＧａＡｓ層３をパターニング
してＡｌＧａＡｓ１Ｊ！ ２を露出させる溝８を形成し
、更に、５ｉｆｔ絶縁膜９を堆積する。絶縁膜９は、溝
８に沿い底面が溝８の中心部に位置する凹部１０を有す
るものとなる。
層２とＧａＡｓ層３を順次成長した後、５ｉＯ１絶縁膜
７を堆積し、絶縁膜７及びＧａＡｓ層３をパターニング
してＡｌＧａＡｓ１Ｊ！ ２を露出させる溝８を形成し
、更に、５ｉｆｔ絶縁膜９を堆積する。絶縁膜９は、溝
８に沿い底面が溝８の中心部に位置する凹部１０を有す
るものとなる。
次いで（ｂ）を参照して、絶縁１Ｉｆｉ９から絶縁＠７
に達するまでエッチバンクして、ＧａＡｓ層３を露出さ
せることなく凹部１０の底面にＡｌＧａＡｓ層２を露出
させる。
に達するまでエッチバンクして、ＧａＡｓ層３を露出さ
せることなく凹部１０の底面にＡｌＧａＡｓ層２を露出
させる。
次いで（Ｃ）を参照して、エッチバックした面上に、Ａ
ｌＧａＡｓ１ｉ ２とショットキ接合する導電体層ここ
ではＷＳｉ （下層） ＋Ａｕ （上層）の２Ｎ構成に
した導電体層を形成し、それをパターニングして断面幅
が上方で広がっているゲート電極４を形成する。
ｌＧａＡｓ１ｉ ２とショットキ接合する導電体層ここ
ではＷＳｉ （下層） ＋Ａｕ （上層）の２Ｎ構成に
した導電体層を形成し、それをパターニングして断面幅
が上方で広がっているゲート電極４を形成する。
次いで（ｄ）を参照して、ゲート電極４とＧａＡｓＮ３
の間に介在して側壁埋め込みに用いた絶縁膜９を、その
途中までゲート電極４の両脇から絶縁膜７と共にウェッ
トエンチングにより除去し、露出したＧａＡｓ１ｉａ上
にソース／ドレイン電極を形成してＨＥＭＴを完成させ
る。
の間に介在して側壁埋め込みに用いた絶縁膜９を、その
途中までゲート電極４の両脇から絶縁膜７と共にウェッ
トエンチングにより除去し、露出したＧａＡｓ１ｉａ上
にソース／ドレイン電極を形成してＨＥＭＴを完成させ
る。
上記の工程で絶縁膜７の除去と共に行う絶縁膜９の除去
は、ゲート電極直下におけるショットキ接合部容量以外
の寄生容量を低減させるためであるが、その低減を最大
限にするために絶縁膜９を全て除去すると、ゲート電極
４と接合するＡｌＧａＡｓ層２が露出して表面変成など
によるＨＥＭＴの特性劣化を招くので、エツチングを途
中で止めて絶縁膜９の一部を絶縁［５として残存させて
その劣化を防いでいる。従ってこのエツチングの途中停
止は、エツチングストッパなしに停止時点を定めるもの
となっている。
は、ゲート電極直下におけるショットキ接合部容量以外
の寄生容量を低減させるためであるが、その低減を最大
限にするために絶縁膜９を全て除去すると、ゲート電極
４と接合するＡｌＧａＡｓ層２が露出して表面変成など
によるＨＥＭＴの特性劣化を招くので、エツチングを途
中で止めて絶縁膜９の一部を絶縁［５として残存させて
その劣化を防いでいる。従ってこのエツチングの途中停
止は、エツチングストッパなしに停止時点を定めるもの
となっている。
このために従来の製造方法では、ゲート電極４直下の寄
生容量が十分に低減するように絶ａｌｌ！１５が薄くな
るまで絶縁膜９を十分に除去することが困難であり、然
も、エツチングの停止箇所が変動すれば、ゲート電極４
直下の容量がばらつく問題がある。
生容量が十分に低減するように絶ａｌｌ！１５が薄くな
るまで絶縁膜９を十分に除去することが困難であり、然
も、エツチングの停止箇所が変動すれば、ゲート電極４
直下の容量がばらつく問題がある。
そこで本発明は、側壁埋め込み構造をなし断面幅が上方
で広がっているショットキゲート電極を有し、側壁埋め
込みに用いた絶縁膜を除去してゲート電極直下の寄生容
量を低減させたＦＥＴの製造方法において、上記絶縁膜
の除去の際に、ゲート電極と接合する半導体層を露出さ
せないようにしてＦＥＴの特性劣化を防ぎながら、該絶
縁膜を十分に除去し得るようにすることを目的とする。
で広がっているショットキゲート電極を有し、側壁埋め
込みに用いた絶縁膜を除去してゲート電極直下の寄生容
量を低減させたＦＥＴの製造方法において、上記絶縁膜
の除去の際に、ゲート電極と接合する半導体層を露出さ
せないようにしてＦＥＴの特性劣化を防ぎながら、該絶
縁膜を十分に除去し得るようにすることを目的とする。
上記目的は、基板上の第１半導体層上の第２半導体層の
上に、第２半導体層を露出させた第１溝を有する第１絶
縁膜を形成する工程と、第１溝をエツチング窓にして、
第２半導体層に第１溝よりも幅広で第１半導体層を露出
させる第２溝を形成する工程と、 第１溝から第２溝に至る第１絶縁膜下面を除き第１半導
体層の露出面を含む表面を覆う第２絶縁膜を第１絶縁膜
と異なる材料で形成した後、上記溝の領域を含む第１絶
縁膜上に、線溝に沿い底面が線溝の中心部に位置する凹
部を有する第３絶縁膜を第１絶縁膜と同じ材料で形成す
る工程と、第３絶縁膜から第１絶縁膜に達するまでエッ
チバックして、第２半導体層を露出させることな（上記
凹部の底面に第１半導体層を露出させる工程と、 上記エッチバックした面上に、第１半導体層とショット
キ接合する導電体層を形成し、それをパターニングして
ショットキゲート電極を形成する工程と、 上記ゲート電極と第２半導体層の間に介在する第３絶縁
膜を第１絶縁膜と共に除去して、第１半導体層に接して
いる第２絶縁膜を残存させる工程とを有して、 第２半導体層上にソース／ドレイン電極を有するＦＥＴ
を形成する本発明の製造方法によって達成される。
上に、第２半導体層を露出させた第１溝を有する第１絶
縁膜を形成する工程と、第１溝をエツチング窓にして、
第２半導体層に第１溝よりも幅広で第１半導体層を露出
させる第２溝を形成する工程と、 第１溝から第２溝に至る第１絶縁膜下面を除き第１半導
体層の露出面を含む表面を覆う第２絶縁膜を第１絶縁膜
と異なる材料で形成した後、上記溝の領域を含む第１絶
縁膜上に、線溝に沿い底面が線溝の中心部に位置する凹
部を有する第３絶縁膜を第１絶縁膜と同じ材料で形成す
る工程と、第３絶縁膜から第１絶縁膜に達するまでエッ
チバックして、第２半導体層を露出させることな（上記
凹部の底面に第１半導体層を露出させる工程と、 上記エッチバックした面上に、第１半導体層とショット
キ接合する導電体層を形成し、それをパターニングして
ショットキゲート電極を形成する工程と、 上記ゲート電極と第２半導体層の間に介在する第３絶縁
膜を第１絶縁膜と共に除去して、第１半導体層に接して
いる第２絶縁膜を残存させる工程とを有して、 第２半導体層上にソース／ドレイン電極を有するＦＥＴ
を形成する本発明の製造方法によって達成される。
上記ゲート電極と第２半導体層の間に介在する第３絶縁
膜が側壁埋め込みに用いた絶縁膜（従来例の絶縁膜９）
となるが、この第３絶縁膜は、上記第１溝から第２溝に
至る第１絶縁膜下面の部分を通して同一材料の第１ｍ縁
膜（従来例の絶縁膜７）と連通しており、然も、ゲート
電極と接合する第１半導体層との間に第２絶縁膜が介在
している。
膜が側壁埋め込みに用いた絶縁膜（従来例の絶縁膜９）
となるが、この第３絶縁膜は、上記第１溝から第２溝に
至る第１絶縁膜下面の部分を通して同一材料の第１ｍ縁
膜（従来例の絶縁膜７）と連通しており、然も、ゲート
電極と接合する第１半導体層との間に第２絶縁膜が介在
している。
従って、側壁埋め込みに用いた第３絶縁膜は、ウェット
エンチングにより第１絶縁膜の除去と共に除去すること
ができ、然も、第２絶縁膜をエンチングストッパにすれ
ば第２塘縁膜が第１半導体層上に残存し、て、第３絶縁
膜を余すことなく除去しても第１半導体層が露出しない
。
エンチングにより第１絶縁膜の除去と共に除去すること
ができ、然も、第２絶縁膜をエンチングストッパにすれ
ば第２塘縁膜が第１半導体層上に残存し、て、第３絶縁
膜を余すことなく除去しても第１半導体層が露出しない
。
このことから、本発明の製造方法によれば、側壁埋め込
みに用いた絶縁膜を除去する際に、ゲート電極と接合す
る半導体層を露出させないようにしてＦＥＴの特性劣化
を防ぎながら、該絶縁膜を十分に除去し得るようになり
、ゲート電極直下の寄生容量が十分に低減してＦＥＴの
特性を向上させ、同時にゲート電極直下の容量のばらつ
きが減少して特性のばらつきを少なくさせる。
みに用いた絶縁膜を除去する際に、ゲート電極と接合す
る半導体層を露出させないようにしてＦＥＴの特性劣化
を防ぎながら、該絶縁膜を十分に除去し得るようになり
、ゲート電極直下の寄生容量が十分に低減してＦＥＴの
特性を向上させ、同時にゲート電極直下の容量のばらつ
きが減少して特性のばらつきを少なくさせる。
（実施例〕
以下本発明による製造方法の実施例について第１図（ａ
ｌ〜（ｆ）の側断面図を用いて説明する。？図を通し同
一符号は同一対象物を示す。
ｌ〜（ｆ）の側断面図を用いて説明する。？図を通し同
一符号は同一対象物を示す。
この実施例は、従来例で説明したＨＥＭＴに本発明を適
用したものである。
用したものである。
即ち第１図において、先ず（ａ）を参照して、基板ｌ上
にＡｌＧａＡｓ層２（前述の第１半導体層）とＧａＡｓ
１１３（前述の第２半導体層）を順次成長した後、５ｉ
０２絶縁膜７（前述の第１絶縁膜）を堆積し、絶縁膜７
をパターニングして従来例の満８の位置にＧａＡｓ層２
を露出させる溝８ａ （前述の第１溝）を形成する。溝
８８の幅は溝８よりも若干狭くする。
にＡｌＧａＡｓ層２（前述の第１半導体層）とＧａＡｓ
１１３（前述の第２半導体層）を順次成長した後、５ｉ
０２絶縁膜７（前述の第１絶縁膜）を堆積し、絶縁膜７
をパターニングして従来例の満８の位置にＧａＡｓ層２
を露出させる溝８ａ （前述の第１溝）を形成する。溝
８８の幅は溝８よりも若干狭くする。
次いで０））を参照して、溝８ａをエツチング窓にして
、ＧａＡｓ層３に溝８ａよりも幅広でＡｌＧａＡｓ層２
を露出させる溝８ｂ（前述の第２溝）を形成する。溝８
ｂの幅は従来例の溝８とほぼ等しくなるようにする。
、ＧａＡｓ層３に溝８ａよりも幅広でＡｌＧａＡｓ層２
を露出させる溝８ｂ（前述の第２溝）を形成する。溝８
ｂの幅は従来例の溝８とほぼ等しくなるようにする。
このエツチングは、異方性と等方性を併せ持つＲＩＢに
よって行うことができる。
よって行うことができる。
次いで（Ｃ）を参照して、溝８８から溝８ｂに至る絶縁
膜７下面を除きＡｌＧａＡｓ層２の露出面を含む表面に
、ＡＩＧａＡｓＰＩ ２の表面保護になり得てなるべく
薄い厚さ例えば２００人のＳｉ ３Ｎ４絶縁膜１１（前
述の第２絶縁膜）を堆積し、その後、５ｉＯｚ絶縁膜９
（前述の第３絶縁膜）を堆積する。絶縁膜１１が極めて
薄いことから、絶縁膜９は、絶縁１１１に影響されるこ
とな〈従来例と同様に、溝８ａ、８ｂに沿い底面がその
溝の中心部に位置する凹部１０を有するものとなる。ま
た、絶縁膜９は、溝８８から溝８ｂに至る絶縁膜７下面
の部分を通して同一材料の絶縁膜７と連通し、且つ、Ａ
ｌＧａＡｓ１２との間に絶縁膜１１が介在している。
膜７下面を除きＡｌＧａＡｓ層２の露出面を含む表面に
、ＡＩＧａＡｓＰＩ ２の表面保護になり得てなるべく
薄い厚さ例えば２００人のＳｉ ３Ｎ４絶縁膜１１（前
述の第２絶縁膜）を堆積し、その後、５ｉＯｚ絶縁膜９
（前述の第３絶縁膜）を堆積する。絶縁膜１１が極めて
薄いことから、絶縁膜９は、絶縁１１１に影響されるこ
とな〈従来例と同様に、溝８ａ、８ｂに沿い底面がその
溝の中心部に位置する凹部１０を有するものとなる。ま
た、絶縁膜９は、溝８８から溝８ｂに至る絶縁膜７下面
の部分を通して同一材料の絶縁膜７と連通し、且つ、Ａ
ｌＧａＡｓ１２との間に絶縁膜１１が介在している。
次いで（ｄ）を参照して、従来例と同様に、絶縁膜９か
ら絶縁膜７に達するまでエッチバンクして、ＧａＡｓ１
ｍ３を露出させることなく凹部１０の底面にＡｌＧａＡ
ｓ層２を露出させる。絶縁膜９は溝８ａと８ｂの内部の
みに残り、絶縁膜１１は、溝８ｂ内のものがそのままで
あり、１１ｐ１９７に接しているものが上面の全部と側
面の上側部が除去される。
ら絶縁膜７に達するまでエッチバンクして、ＧａＡｓ１
ｍ３を露出させることなく凹部１０の底面にＡｌＧａＡ
ｓ層２を露出させる。絶縁膜９は溝８ａと８ｂの内部の
みに残り、絶縁膜１１は、溝８ｂ内のものがそのままで
あり、１１ｐ１９７に接しているものが上面の全部と側
面の上側部が除去される。
次いで（ｅ）を参照して、従来例と同様に、エンチハ・
ンクした面上に、ＡｌＧａＡｓ１ｉ ２とシジットキ接
合する導電体層（ＷＳｉ Ｃ下Ｎ） ＋Ａｕ （上層
）の２Ｎ構成〕を形成し、それをパターニングして断面
幅が上方で広がっているゲート電極４を形成する。
ンクした面上に、ＡｌＧａＡｓ１ｉ ２とシジットキ接
合する導電体層（ＷＳｉ Ｃ下Ｎ） ＋Ａｕ （上層
）の２Ｎ構成〕を形成し、それをパターニングして断面
幅が上方で広がっているゲート電極４を形成する。
次いでげ）を参照して、ゲート電極４とＧａＡｓ層３の
間に介在して側壁埋め込みに用いた絶縁膜９を、ＨＦ？
ｆｌン夜を用いたウエントエンチングによりゲート電極
４の両脇から絶縁膜７と共に余すことなく除去し、露出
したＧａＡｓ層３上にソース／ドレイン電極を形成して
ＨＥＭＴを完成させる。このエツチングでは、溝８ｂ内
の絶縁膜１１はエツチングストソバとなってＡｌＧａＡ
ｓ層２上に残存し、絶縁膜７側面の絶縁膜１１は絶縁Ｐ
ＩＡ１及び９と共に除去される。
間に介在して側壁埋め込みに用いた絶縁膜９を、ＨＦ？
ｆｌン夜を用いたウエントエンチングによりゲート電極
４の両脇から絶縁膜７と共に余すことなく除去し、露出
したＧａＡｓ層３上にソース／ドレイン電極を形成して
ＨＥＭＴを完成させる。このエツチングでは、溝８ｂ内
の絶縁膜１１はエツチングストソバとなってＡｌＧａＡ
ｓ層２上に残存し、絶縁膜７側面の絶縁膜１１は絶縁Ｐ
ＩＡ１及び９と共に除去される。
このために、絶縁膜９を余すことなく除去してもＡｌＧ
ａＡｓ層２が露出しない。
ａＡｓ層２が露出しない。
以上のことから、側壁埋め込みに用いた絶縁膜９を除去
する際に、ゲート電極４と接合するＡｌＧａＡｓ層２を
露出させないようにしてＨＥＭＴの特性劣化を防ぎなが
ら、絶縁膜９を十分に除去し得るようになり、ゲート電
極４直下の寄生容量が十分に低減してＨＥＭＴの特性が
向上し、同時にゲート電極４直下の容量のばらつきが減
少する。
する際に、ゲート電極４と接合するＡｌＧａＡｓ層２を
露出させないようにしてＨＥＭＴの特性劣化を防ぎなが
ら、絶縁膜９を十分に除去し得るようになり、ゲート電
極４直下の寄生容量が十分に低減してＨＥＭＴの特性が
向上し、同時にゲート電極４直下の容量のばらつきが減
少する。
本発明者の確認によれば、１２ Ｇ Ｈｚ帯で使用する
ＨＥＭＴを従来例及び実施例の方法で製造してその特性
を比較したところ、平均的に利得で約３ｄＢ（３０％）
、雑音特性で約０．４ｄＢの差があっていずれも実施例
による方が優れ、然も、ばらつきも実施例による方が少
なかった。
ＨＥＭＴを従来例及び実施例の方法で製造してその特性
を比較したところ、平均的に利得で約３ｄＢ（３０％）
、雑音特性で約０．４ｄＢの差があっていずれも実施例
による方が優れ、然も、ばらつきも実施例による方が少
なかった。
なお、上述の実施例はＨＥＭＴの一例を例にとった場合
であるが、ゲート電極の構成が同様であるならば、他の
ＨＥＭＴ或いは二次元電子を利用しないＦＥＴにおいて
も本発明が実施例と同様な効果を有することはいうまで
もない。
であるが、ゲート電極の構成が同様であるならば、他の
ＨＥＭＴ或いは二次元電子を利用しないＦＥＴにおいて
も本発明が実施例と同様な効果を有することはいうまで
もない。
〔発明の効果］
以上説明したように本発明の構成によれば、側壁埋め込
み構造をなし断面幅が上方で広がっているショットキゲ
ート電極を有し、側壁埋め込みに用いた絶縁膜を除去し
てゲート電極直下の寄生容量を低減させたＦＥＴの製造
方法において、上記絶縁膜の除去の際に、ゲート電極と
接合する半導体層を露出させないようにしてＦＥＴの特
性劣化を防ぎながら、該絶縁膜を十分に除去し得るよう
になり、ゲート電極直下の寄生容量が十分に低減してＦ
ＥＴの特性を向上させ、同時にゲート電極直下の容量の
ばらつきが減少して特性のばらつきを少なくさせる効果
がある。
み構造をなし断面幅が上方で広がっているショットキゲ
ート電極を有し、側壁埋め込みに用いた絶縁膜を除去し
てゲート電極直下の寄生容量を低減させたＦＥＴの製造
方法において、上記絶縁膜の除去の際に、ゲート電極と
接合する半導体層を露出させないようにしてＦＥＴの特
性劣化を防ぎながら、該絶縁膜を十分に除去し得るよう
になり、ゲート電極直下の寄生容量が十分に低減してＦ
ＥＴの特性を向上させ、同時にゲート電極直下の容量の
ばらつきが減少して特性のばらつきを少なくさせる効果
がある。
図において、
１は表面がｌ−ＧａＡｓの基板（基板）２はｎ゛八へＧ
ａＡｓ層（第１半導体層）３はｎ″ＧａＡｓ層（第２半
導体層）、４はショットキゲート電極、 ５は絶縁膜、 ６はソース／ドレイン電極、 ７は５ｉＯｚ絶縁膜（第１絶縁ｙ、）、８．８ａ、 ８
ｂは溝、 ９はＳｉＯ□絶縁膜（第３絶縁膜）、 １０は凹部、 １１はＳｉ３Ｎ、絶縁膜（第２絶縁膜）、である。
ａＡｓ層（第１半導体層）３はｎ″ＧａＡｓ層（第２半
導体層）、４はショットキゲート電極、 ５は絶縁膜、 ６はソース／ドレイン電極、 ７は５ｉＯｚ絶縁膜（第１絶縁ｙ、）、８．８ａ、 ８
ｂは溝、 ９はＳｉＯ□絶縁膜（第３絶縁膜）、 １０は凹部、 １１はＳｉ３Ｎ、絶縁膜（第２絶縁膜）、である。
第１図（ａ）〜（ｆ）は実施例の工程を説明する側断面
図、 第２図（ａ）〜（ｄ）は従来例の工程を説明する側断面
図、 である。 イ芝東６′］の工程を説明するイ則吋面閃活Ｚ図 第 図
図、 第２図（ａ）〜（ｄ）は従来例の工程を説明する側断面
図、 である。 イ芝東６′］の工程を説明するイ則吋面閃活Ｚ図 第 図
Claims (1)
- 【特許請求の範囲】 基板（１）上の第１半導体層（２）上の第２半導体層（
３）の上に、第２半導体層（３）を露出させた第１溝（
８ａ）を有する第１絶縁膜（７）を形成する工程と、 第１溝（８ａ）をエッチング窓にして、第２半導体層（
３）に第１溝（８ａ）よりも幅広で第１半導体層（２）
を露出させる第２溝（８ｂ）を形成する工程と、第１溝
（８ａ）から第２溝（８ｂ）に至る第１絶縁膜（７）下
面を除き第１半導体層（２）の露出面を含む表面を覆う
第２絶縁膜（１１）を第１絶縁膜（７）と異なる材料で
形成した後、上記溝（８ａ、８ｂ）の領域を含む第１絶
縁膜（７）上に、該溝（８ａ、８ｂ）に沿い底面が該溝
（８ａ、８ｂ）の中心部に位置する凹部（１０）を有す
る第３絶縁膜（９）を第１絶縁膜（７）と同じ材料で形
成する工程と、 第３絶縁膜（９）から第１絶縁膜（７）に達するまでエ
ッチバックして、第２半導体層（３）を露出させること
なく上記凹部（１０）の底面に第１半導体層（２）を露
出させる工程と、 上記エッチバックした面上に、第１半導体層（２）とシ
ョットキ接合する導電体層を形成し、それをパターニン
グしてショットキゲート電極（４）を形成する工程と、 上記ゲート電極（４）と第２半導体層（３）の間に介在
する第３絶縁膜（９）を第１絶縁膜（７）と共に除去し
て、第１半導体層（２）に接している第２絶縁膜（１１
）を残存させる工程とを有して、第２半導体層（３）上
にソース／ドレイン電極（６）を有するＦＥＴを形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137868A JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137868A JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033337A true JPH033337A (ja) | 1991-01-09 |
| JP2785334B2 JP2785334B2 (ja) | 1998-08-13 |
Family
ID=15208603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137868A Expired - Fee Related JP2785334B2 (ja) | 1989-05-31 | 1989-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785334B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
-
1989
- 1989-05-31 JP JP1137868A patent/JP2785334B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003059949A (ja) * | 2001-08-20 | 2003-02-28 | Nec Corp | 電界効果トランジスタ及び電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2785334B2 (ja) | 1998-08-13 |
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