JPH0228255B2 - - Google Patents
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- Publication number
- JPH0228255B2 JPH0228255B2 JP60030161A JP3016185A JPH0228255B2 JP H0228255 B2 JPH0228255 B2 JP H0228255B2 JP 60030161 A JP60030161 A JP 60030161A JP 3016185 A JP3016185 A JP 3016185A JP H0228255 B2 JPH0228255 B2 JP H0228255B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- layer
- sio
- type
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にFETのＴ型
ゲート近傍の新規構造に関する。
ゲート近傍の新規構造に関する。
半導体素子として半導体基板にオーミツクに接
続されたソース電極及びドレイン電極と制御電極
を有する電界効果トランジスタ（FET）が知ら
れている。このFETのゲートは低抵抗で且つ短
ゲート長であることが高周波動作の点から望まし
い。
続されたソース電極及びドレイン電極と制御電極
を有する電界効果トランジスタ（FET）が知ら
れている。このFETのゲートは低抵抗で且つ短
ゲート長であることが高周波動作の点から望まし
い。
そこで第４図に示されたように短ゲート長でし
かも断面積が大きいＴ型ゲートが知られている。
かも断面積が大きいＴ型ゲートが知られている。
第４図ではリセス１０を設けたｎ型GaAs活性
層３上に例えばアルミニウムからなるＴ型ゲート
１２、更に該ゲートの保護、配線形成のために
CVD法による例えばSiO2からなる絶縁層１６が
設けられている。このようなＴ型ゲートのFET
ではチヤネル部以外のＴ型ゲート下の絶縁層部は
その面積及び該絶縁層の材質によつてはゲート容
量が無視できない。例えばSiO2の場合は比誘電
率は3.8でありエア約１に対して大きいのでその
傾向が高い。
層３上に例えばアルミニウムからなるＴ型ゲート
１２、更に該ゲートの保護、配線形成のために
CVD法による例えばSiO2からなる絶縁層１６が
設けられている。このようなＴ型ゲートのFET
ではチヤネル部以外のＴ型ゲート下の絶縁層部は
その面積及び該絶縁層の材質によつてはゲート容
量が無視できない。例えばSiO2の場合は比誘電
率は3.8でありエア約１に対して大きいのでその
傾向が高い。
上記問題点は本発明によれば基板上に形成され
た電界効果トランジスタの断面形状Ｔ型ゲート電
極を含んでなる半導体装置において、該電界効果
トランジスタのチヤネル部以外の該Ｔ型ゲート電
極と該基板との間にエアギヤツプを設けたことを
特徴とする半導体装置によつて解決される。
た電界効果トランジスタの断面形状Ｔ型ゲート電
極を含んでなる半導体装置において、該電界効果
トランジスタのチヤネル部以外の該Ｔ型ゲート電
極と該基板との間にエアギヤツプを設けたことを
特徴とする半導体装置によつて解決される。
すなわち、本発明によればSiO2等からなる絶
縁層部を空間（エアギヤツプ）にすることによつ
てゲート容量を小さくすることに寄与するもので
ある。
縁層部を空間（エアギヤツプ）にすることによつ
てゲート容量を小さくすることに寄与するもので
ある。
以下本発明の実施例を面に基づいて説明する。
第１図は本発明の実施例を示す断面図である。
第１図によればGaAs基板２上にリセス１０を
設けたｎ型GaAs活性層３、更に該ｎ型GaAs活
性層３上にアルミニウムからなるＴ型ゲート１
２、及びCVD法によるSiO2からなる絶縁層１６
が設けられている。ｎ型GaAs活性層３表面とＴ
型ゲート１２の表面にはCVD法により形成され
たSi3N4からなる保護膜２３が形成されており、
またチヤネル部以外のＴ型ゲート１２下には空間
（エアギヤツプ）１７が形成されている。このエ
アギヤツプは例えばSiO2そのものよりも比誘電
率が小さくなるのでSiO2等の絶縁層形成に伴な
うゲート容量増加を抑制するものである。
設けたｎ型GaAs活性層３、更に該ｎ型GaAs活
性層３上にアルミニウムからなるＴ型ゲート１
２、及びCVD法によるSiO2からなる絶縁層１６
が設けられている。ｎ型GaAs活性層３表面とＴ
型ゲート１２の表面にはCVD法により形成され
たSi3N4からなる保護膜２３が形成されており、
またチヤネル部以外のＴ型ゲート１２下には空間
（エアギヤツプ）１７が形成されている。このエ
アギヤツプは例えばSiO2そのものよりも比誘電
率が小さくなるのでSiO2等の絶縁層形成に伴な
うゲート容量増加を抑制するものである。
以下、本発明に係るＴ型ゲートを有するFET
の製造方法を第２Ａ図から第２Ｃ図及び第１図を
用いて説明する。
の製造方法を第２Ａ図から第２Ｃ図及び第１図を
用いて説明する。
第２Ａ図に示すようにGaAs基板２上にｎ型
GaAs活性層３を形成し、次にこの第１及び第２
のレジスト層４，５を形成する。レジスト層５の
感度はレジスト層４の感度より高いものを用い
る。
GaAs活性層３を形成し、次にこの第１及び第２
のレジスト層４，５を形成する。レジスト層５の
感度はレジスト層４の感度より高いものを用い
る。
レジスト層４，５を形成した後、電子ビームに
より該レジスト層４，５を露光し現像する。その
後残存したレジスト層４をマスクとしてウエツト
エツチングによりリセス１０を形成する。第２Ａ
図のレジスト層４，５は現像後の残存レジスト層
である。
より該レジスト層４，５を露光し現像する。その
後残存したレジスト層４をマスクとしてウエツト
エツチングによりリセス１０を形成する。第２Ａ
図のレジスト層４，５は現像後の残存レジスト層
である。
次に第２Ｂ図に示すように、レジスト層４及び
５をマスクとして真空蒸着法によりアルミニウム
１１を蒸着させる。
５をマスクとして真空蒸着法によりアルミニウム
１１を蒸着させる。
次に第２Ｃ図に示すようにリフトオフにより１
部のアルミニウム１１、レジスト層４，５を除去
しアルミニウムからなるＴ型ゲート電極１２を形
成する。Ｔ型ゲート電極１２とｎ型GaAs活性層
３との間には空間（エアギヤツプ）１５が形成さ
れる。
部のアルミニウム１１、レジスト層４，５を除去
しアルミニウムからなるＴ型ゲート電極１２を形
成する。Ｔ型ゲート電極１２とｎ型GaAs活性層
３との間には空間（エアギヤツプ）１５が形成さ
れる。
次に第１図に示すように減圧CVD法により窒
化シリコン層（Si3N4層）２３をｎ型活性層及び
Ｔ型ゲート電極１２の表面に約数100Åの厚さに
形成する。その後、例えば常圧CVD法により二
酸化シリコン層（SiO2層）１６を形成する。該
SiO2層１６の形成は常圧のCVD法によつて行な
われているため減圧CVD法に比しSiO2の形成の
ための平均自由工程が小さくなるため第２Ｃ図の
空間１５にSiO2が深く入り込まずゲート電極１
２下のSiO2界面２２迄しかSiO2の成長がなされ
ず空間１７が形成される。
化シリコン層（Si3N4層）２３をｎ型活性層及び
Ｔ型ゲート電極１２の表面に約数100Åの厚さに
形成する。その後、例えば常圧CVD法により二
酸化シリコン層（SiO2層）１６を形成する。該
SiO2層１６の形成は常圧のCVD法によつて行な
われているため減圧CVD法に比しSiO2の形成の
ための平均自由工程が小さくなるため第２Ｃ図の
空間１５にSiO2が深く入り込まずゲート電極１
２下のSiO2界面２２迄しかSiO2の成長がなされ
ず空間１７が形成される。
このようにしてチヤネル部を除いたＴ型ゲート
電極と基板との間に空間を設けたFETが形成さ
れる。
電極と基板との間に空間を設けたFETが形成さ
れる。
第３Ａ図から第３Ｃ図は本発明をGaAsT型ゲ
ートMESFETに用いた場合の製造方法を説明す
るための工程断面図である。
ートMESFETに用いた場合の製造方法を説明す
るための工程断面図である。
第３Ａ図に示すように、GaAs基板２上にリセ
ス１０を設けたｎ型GaAs活性層３を形成し、例
えばAu／AuGeからなるソース電極１３とドレ
イン電極１４を形成し、次に、ソース電極１３と
ドレイン電極１４との間にＴ型ゲート２を形成す
る。
ス１０を設けたｎ型GaAs活性層３を形成し、例
えばAu／AuGeからなるソース電極１３とドレ
イン電極１４を形成し、次に、ソース電極１３と
ドレイン電極１４との間にＴ型ゲート２を形成す
る。
次に第３Ｂ図に示すように、常圧CVD法によ
つてSiO2層１６を形成する。この工程によつて
Ｔ型ゲートと基板間に本発明特有の空間（エアギ
ヤツプ）１７が形成される。このSiO2層１６の
形成前に第１図で説明したように例えばSi3N4層
２３を減圧CVD法で形成してもよい。その後
SiO2層１６にコンタクトホール１８を形成し例
えばAu／Pt／Tiからなる配線１９を設けGaAsT
型ゲートMESFETが完成する。
つてSiO2層１６を形成する。この工程によつて
Ｔ型ゲートと基板間に本発明特有の空間（エアギ
ヤツプ）１７が形成される。このSiO2層１６の
形成前に第１図で説明したように例えばSi3N4層
２３を減圧CVD法で形成してもよい。その後
SiO2層１６にコンタクトホール１８を形成し例
えばAu／Pt／Tiからなる配線１９を設けGaAsT
型ゲートMESFETが完成する。
以上説明したように、本発明によればFETに
おけるＴ型ゲートと基板間に空間を設けることに
よつて絶縁層形成に伴なうゲート容量の増加を約
１／４に低減し得る。
おけるＴ型ゲートと基板間に空間を設けることに
よつて絶縁層形成に伴なうゲート容量の増加を約
１／４に低減し得る。
第１図は本発明の一実施例を示す断面図であ
り、第２Ａ図から第２Ｃ図は第１図に示した実施
例の製造方法を説明するための工程断面図であ
り、第３Ａ図から第３Ｃ図は本発明をGaAsT型
ゲートMESFETに用いた場合の製造方法を説明
するための工程断面図であり、第４図は従来の技
術を説明するための断面図である。 ２……GaAs基板、３……ｎ型GaAs活性層、
４……第１のレジスト層、５……第２のレジスト
層、１０……リセス、１１……アルミニウム、１
２……Ｔ型ゲート、１３……ソース電極、１４…
…ドレイン電極、１５……空間、１６……絶縁層
（SiO2層）、１７……空間、１８……コンタクト
ホール、１９……配線、２３……保護膜（Si3N4
層）。
り、第２Ａ図から第２Ｃ図は第１図に示した実施
例の製造方法を説明するための工程断面図であ
り、第３Ａ図から第３Ｃ図は本発明をGaAsT型
ゲートMESFETに用いた場合の製造方法を説明
するための工程断面図であり、第４図は従来の技
術を説明するための断面図である。 ２……GaAs基板、３……ｎ型GaAs活性層、
４……第１のレジスト層、５……第２のレジスト
層、１０……リセス、１１……アルミニウム、１
２……Ｔ型ゲート、１３……ソース電極、１４…
…ドレイン電極、１５……空間、１６……絶縁層
（SiO2層）、１７……空間、１８……コンタクト
ホール、１９……配線、２３……保護膜（Si3N4
層）。
Claims (1)
- 【特許請求の範囲】 １ 基板上に形成された電界効果トランジスタの
断面形状Ｔ型ゲート電極を含んでなる半導体装置
において、 該電界効果トランジスタのチヤネル部以外の該
Ｔ型ゲート電極と該基板との間に空間を設けたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030161A JPS61190985A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60030161A JPS61190985A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190985A JPS61190985A (ja) | 1986-08-25 |
| JPH0228255B2 true JPH0228255B2 (ja) | 1990-06-22 |
Family
ID=12296030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60030161A Granted JPS61190985A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61190985A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4700462A (en) * | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
| JPH02126628A (ja) * | 1988-11-07 | 1990-05-15 | Canon Inc | 位置合わせ装置及びその方法 |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JP3093487B2 (ja) * | 1992-10-28 | 2000-10-03 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| JP3170141B2 (ja) * | 1993-07-27 | 2001-05-28 | 株式会社東芝 | 半導体装置 |
| JP2000138237A (ja) * | 1998-11-02 | 2000-05-16 | Nec Corp | 感光性有機膜を有する半導体装置及びその製造方法 |
| KR100574911B1 (ko) * | 1999-01-18 | 2006-04-28 | 삼성전자주식회사 | 반도체 소자의 도전성 배선층 형성방법 |
-
1985
- 1985-02-20 JP JP60030161A patent/JPS61190985A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61190985A (ja) | 1986-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |