JPH033383B2 - - Google Patents

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JPH033383B2
JPH033383B2 JP60130938A JP13093885A JPH033383B2 JP H033383 B2 JPH033383 B2 JP H033383B2 JP 60130938 A JP60130938 A JP 60130938A JP 13093885 A JP13093885 A JP 13093885A JP H033383 B2 JPH033383 B2 JP H033383B2
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JP
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studs
insulating layer
metal
stud
layer
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Adamu Baachushi Toomasu
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International Business Machines Corp
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Publication of JPH033383B2 publication Critical patent/JPH033383B2/ja
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    • H—ELECTRICITY
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    • H—ELECTRICITY
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 開示の概要 Ｃ 従来技術 C1 背景 C2 従来の刊行物 C3 典型的な従来の構成 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段 Ｆ 実施例 Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は、広く高性能VLSI半導体チツプの
製造方法に関し、特に、高さ及びサイズがともに
異なる改良されたスタツド垂直結線技術に基づ
き、複数レベルの金属をもつ平面化された半導体
チツプを製造する方法に関する。
Ｂ 開示の概要 この発明により開示されるのは、シリコン・チ
ツプ上で４層またはそれ以上の金属の使用を可能
ならしめ、以て結線密度を増大して、結線のキヤ
パシタンスを低減し、結線の信頼性を改善するよ
うにした方法である。異なる高さとサイズのスタ
ツド（柱体）を設けるためのスタツド垂直結線と
特殊なエツチングがその特徴であり、これよりあ
とに続くレベルに実質的な平面度が与えられる。
さらに詳しく述べると、その方法は、次の工程
を含んでいる： (a) 第１レベルの金属化層のパターン化により形
成された金属線上に金属スタツドを“リフト・
オフ”付着する。
(b) ２酸化シリコンなどの物質からなる第１の絶
縁層を付着する。
(c) 平面化媒体により標準化なエツチ・バツク・
技術を用いて、ほとんどの柱状化されたスタツ
ドが露出されるまで上記第１の層を平面化す
る。
(d) その構造上に、窒化シリコンなどの物質から
なる第２の絶縁層を付着する。
(e) 残りのすべてのスタツドを露出するために、
スタツドを画成するために使用されたのと同一
のマスク・パターンをもつ絶縁層をエツチング
する。
Ｃ 従来技術 C1 背景 半導体デバイスは、接点が金属結線のパターン
により接続されてなるデバイスのアレイから成つ
ている。VLSIチツプにおいては、これらの金属
パターンは多層化され、絶縁物質の層により分離
される。この金属結線パターン間の結線は、絶縁
層を貫通してエツチングされた孔（または貫通
孔）によつてはかられる。典型的なチツプ設計構
造は、１乃至２層の結線レベルからなり、３層の
結線レベルは現時点の技術水準である。しかる
に、回路のコストを低減し性能を高めるために、
たとえ余分に処理工程が必要とされようとも、さ
らに結線処理を加えることができるような製造処
理が要求され続けている。明らかに、現在の発展
的なサイクルにおいて、回路密度をさらに増大さ
せる必要があるような回路設計を可能ならしめる
ためにプロセスのアーキテクチヤが変更されなく
てはならない時点に来ている。この時点とは、す
なわち第４のレベルの金属の追加であり、貫通孔
の数ミクロン以下への低減であるように思われ
る。
多くのエツチング剤の等方的な性質により、フ
オトレジストに印刷された影像よりも大きい貫通
孔が形成される。この拡大は、処理バイアス
（Process bias）と呼ばれる。処理バイアスは高
価なチツプ上の面積を消費してしまうがゆえに、
回路の密度に直接影響を与える。そこで貫通孔の
形式に非等方性をつくり出すことにより、バイア
スが低減されて回路密度が増大する。非等方性を
有する処理としてドライ・プラズマを用いた反応
性イオン・エツチングがある。反応性イオン・エ
ツチングによれば、ゼロ・バイアスが可能である
が、それにより形成された貫通孔が垂直の側壁
（sidewall）をもち、後の金属の付着のときに、
よく知られた端部被覆（edge coverage）の問題
により開放回路が生じてしまうゆえに実用的でな
い。
それゆれ、反応性イオン・エツチングは通常、
貫通孔に傾斜をつけるために、ある程度の処理バ
イアスをもつように設計される。
バイアスをさらに低減することは、貫通孔をや
めてそれを貫通スタツドまたは垂直結線（以下ス
タツドと呼ぶ）で置きかえることにより実行する
ことができる。現在、スタツドを形成するために
リフト・オフ処理が使用されている。リフト・オ
フ処理の使用により処理バイアスが１ミクロン以
下にまで最小化されるけれども、エツチ・ストツ
プの必要がないスタツドまでも形成する必要があ
り、処理を複雑化させてしまう。それゆえ、デバ
イスの接点の上部に直接スタツドを配置してアク
セス用の結線を省略することが可能である。さら
に、同一平面上にない金属結線または区域
（land）間に電気的接続をはかるために、一つの
スタツド上に別のスタツドを載せる“積層”スタ
ツドについても考慮してみることが可能である。
要約すると、貫通孔技術をスタツド技術で置きか
えることは、処理バイアスを最小限に抑えるのみ
ならず、現在の結線アーキテクチヤの完全な再検
討を考慮する、という相乗的な効果を生み出す。
結論として、スタツドは、貫通孔技術に比較し
て次のような明白な長所を有している： (1) ４層（またはより多層の）多重レベル結線
層。
(2) 接点の品質を低下させることなくデバイスの
接点上に直接スタツドを配置すること。
(3) スタツドを別のスタツド上に直接積み重ねる
こと。
(4) （第２、第３、第４）金属レベルの上面をし
て第１の金属レベルと同一の接地規則をもつこ
とを可能ならしめる平面化された表面。
(5) スタツドのサイズを、エツチングされた貫通
孔の現在の大きさ以下に低減すること。
(6) 層間の絶縁層の厚さを現在の大きさ以上に最
大化すること。
C2 従来の刊行物 垂直結線スタツド技術は多重レベル金属化結線
のためのきわめて強力な技術であることが実証さ
れているため、このテーマに関して多くの文献が
刊行されている： (1) 米国特許第4410622号 (2) IBMテクニカル・デイスクロジヤ・ブリテ
イン（Technical Disclosure Bulletin：以下
TDBと略記する）Vol.23、No.4、1980年９月、
1395ページ、J.R.キツチヤー（Kitcher）によ
る“多重レベル金属のための集積スタツド
（Integrated Stud for Multilevel Metal）”と
題する記載。
(3) IBM TDB Vol.23、No.４、1980年９月、
1394ページ、J.R.キツチヤーによる“埋め込み
マスクを使用した金属結線のための反応性ィオ
ンエツチング処理（RIE Process for Metal
Wiring Using ａ Buried Mask）”と題する
記載。
(4) 米国特許第3801880号 (5) IBM TDB Vol.23、No.９、1981年２月、
4140ページ、T.A.バートウシユ（Bartush）に
よる“多重レベル金属のための双対誘電体
（Dual Dielectric for Multilevel Metal）”と
題する記載。
(6) 米国特許第4367119号 (7) 米国特許第4470874号 刊行物(1)、(2)及び(3)には塩素に基づくプラズマ
中で金属反応性イオンエツチング（RIE）を使用
してスタツドを形成することが記載されている。
このエツチング技術においては、前以つて形成さ
れた金属を保護するために、エツチング・ガスが
浸透できないエツチ障壁を使用する必要がある。
また、金属RIEを実施することは、金属結線や結
線スタツドの望ましくない侵食を起こさせる塩素
によつて汚染残存物が生じるため、一般的には勧
められない。
刊行物(4)はスタツドをエツチングするために使
用されるエツチ・ストツプまたはその技術を開示
しないが、一般的な概念は上述の３つの刊行物と
同一である。刊行物(4)では、後でスタツドになる
突起（bump）の形成について議論されている。
この際、すべての突起が同一の高さにあることは
注目すべきことである。
刊行物(5)には、中間ブランケツト・シリコン窒
化物を下層として採用する処理によつて平面化さ
れた多重レベル金属構造を形成することが述べら
れている。すなわち、これによれば、窒化シリコ
ン層が付着されパターン化されて、スタツドを形
成すべき箇所で第１レベルの金属結線が露出され
ると、金属スタツドが付着されてリフトオフされ
る。次に、水晶またはポリイミドなどの絶縁物質
からなる第２の層が付着されて平面化され、スタ
ツドの上部を露出するためにエツチ・バツクされ
る。
刊行物(6)は、多重レベル金属層リフト・オフに
おけるスタツドの使用を開示するが、不均一な高
さのスタツドという問題には関与しない。
刊行物(7)は、多重レベル金属VLSIに適用する
ために、スタツドをレベル化し絶縁するマスクさ
れたエツチング方法を使用することによつてスタ
ツドの許容できない高さの不均一の問題を解決す
るものである。
C3 典型的な従来の構成 マスター・スライス処理の間に、ある種の特定
の処理工程の性質によつて何らかの不規則性が形
成される。その結果、個別化（personalization）
の間に、すべての接点が同一の深さにはならな
い。例えば、特定の処理に依存して、コレクタ領
域がベース領域よりも深くなつたり、ベース領域
がエミツタ領域よりも深くなつたりする。
第１レベルの金属化の最初の結線が、例えば、
デバイス接点などの所望の位置を露出するために
パターン化されたシリコン基板上に配置されると
き、それらの結線はそのパターンの幾何形状に一
致する。すなわち、それらの結線は、デバイス接
点中に到達するとともにシリコン基板を覆うさま
ざまなフイールド酸化膜を横切つて走行しなくて
はならない。それらの接点は、シリコン基板の表
面に比較してさまざまの深さにあることができ
る。第８図は、そのようなシリコン基板１０の不
規則な面をあらわすものであり、ベースとコレク
タのデバイス接点を形成すべき箇所の典型的な凹
みの深さを示している。ここで、はじめの対応す
る結線１２の上面に配置された垂直ワイヤまたは
スタツド１１の形成について考慮してみよう。そ
のようなスタツド１１は、それらがある接点位置
（例えばベースまたはコレクタ領域）の凹みに配
置されるのか、または基板１０の主平面１３上に
配置されているのかで異なる高さをもつ。すなわ
ち、金属化工程の結果として明らかにすべてのス
タツドが同一の背丈をもつけれども、スタツドの
高さは異なつている。最も高いスタツドに対する
そのような高さの差異を、第１図ではｈ１及びｈ
２とする。このとき、絶縁層を使用する一連の工
程を採用することができ、絶縁層は厚いフオトレ
ジストにより平面化され、金属接点上の不要な絶
縁物を除去するという条件でエツチ・バツクされ
る。使用されている幾何形状を考慮すると、より
低い接点が露出されるのを保証するためには平面
化工程の間にオーバー・エツチング
（overetching）が必要である。さらにまた、この
オーバー・エツチングの間に、最も高い接点の付
近で絶縁層が過度に薄くなつてしまう、というこ
とが明らかである。最も高い接点はまた、オーバ
ー・エツチングによりひき起こされた表面の不規
則性を有している。これらの表面の不規則性は、
その表面を横断するように設けられる金属結線の
信頼性に影響を与える。
さらにまた、金属結線またはランド（land）が
必ずしも厳密に同一のサイズまたは面積ではない
ことがよく知られている。ここで、第９Ａ及び９
Ｂ図に図示されたような基板２２の同一の結線レ
ベル上の異なるサイズ２０ａ及び２０ｂの２つの
結線について考えてみよう。絶縁層２３の付着は
典型的には、コンフオーマル・コーテイング
（Conformal coating）である。従来の文献には、
ポリイミドやフオトレジストのような平面化媒体
からなる重合層２４が下層の幾何形状に拘らず平
面である、と想定されていた。しかし、これは必
ずしも正しくない。この平面化物質は、第２Ａ図
に示すように、非常に狭い領域（例えば２０ａ）
よりも非常に広い領域（例えば２０ｂ）上で厚く
なる傾向がある。こうして、その表面が後のエツ
チ・バツク工程で平面化されるとき、第２Ｂ図か
ら明らかなように広い幾何形状（例えば２０ｂ）
上に残存する絶縁体の部分２３ｂが存在すること
が明らかである。
それゆえ、基板表面の不規則性とさまざまな金
属化の幅ゆえに、例えは第１の金属化レベルとそ
れに対応するスタツド上に重層する２酸化シリコ
ン絶縁層が、その高さ及び厚さにおいて不均一に
なる。そのため、後の金属化レベルを付着する前
に２酸化シリコン層を均一な高さにするために、
その層を平面化することが必要である。金属化及
びスタツドの第１レベルは平面化された層よりも
下方のさまざまな深さにあるので、もしすべての
スタツド位置が同時にエツチングされたとした
ら、より低いスタツドを露出するために絶縁層の
ある領域をオーバー・エツチングする必要がある
だろう。さらに詳しく述べると、このオーバー・
エツチングにより最も高いスタツドとその周囲の
金属化領域で２酸化シリコンが過度に薄くなる。
この過度に薄い絶縁層は一方低電圧降伏と第１及
び第２金属化レベルの間のキヤパシタンスの増大
という危険性を与える。基板表面の不規則性及
び、絶縁層の不均一な厚さの原因となる結線サイ
ズの差異によつてひき起こされたこれらの問題
は、金属レベルの数をさらに増加させるためには
主要なマイナス要因であると思われるにも拘ら
ず、今まで真剣に検討されていない。
上述の刊行物の教示に従つてシリコン・チツプ
を製造しようとする者は誰でもこれらの問題に逢
着することになろう。第１に、スタツドの高さ
は、スタツドをデバイスの接点上に直接配置する
とき、または同一の高さにない（フイールド酸化
膜、デバイス接点領域、凹み酸化物絶縁境界領域
などの）箇所にスタツドがあるときに重要であ
る。そして、意図的に同一の高さのスタツドを持
つようにチツプを設計しようとすると、設計者は
許容できないような低い密度で回路を構成せざる
を得なくなる。第２に、スタツドは、すべての箇
所で同一のサイズであり且つ電力を有効に分配す
るということはできない。それゆえ、平面度を必
要とする任意の処理は任意のサイズのスタツドを
扱うことができなくてはならず、その意味で“平
面度”を規定する。第３に、金属RIEによつてス
タツドを形成することは、技術的にも経済的に
も、リフトオフ処理と同程度には有効であるとは
証明されていない。
Ｄ 発明が解決しようとする問題点 この発明の主な目的は、スタツドの高さと面積
の両方の差異を調節する、VLSI多重レベル金属
半導体チツプを製造するための改良されたスタツ
ド垂直結線技術を提供することにある。
この発明の別の目的は、スタツド及び金属結線
の形成をリフトオフ技術により達成して処理バイ
アスを最小化するとともに、従来使用された汚染
源であり一般にはエツチ・ストツプの使用を必要
とするRIE技術を回避するような改良されたスタ
ツド垂直結線技術を提供することにある。
この発明のさらに別の目的は、各絶縁層が良好
な誘電分離を与えるためにほぼ一定の所望の厚さ
に維持され、後で表面の不規則性を除去しレベル
間の信頼性を高めるようにした改良されたスタツ
ド垂直結線技術を提供することにある。
この発明のさらに他の目的は、最終の絶縁層が
レベル相互間の分離とキヤパシタンスと信頼性と
を高めるための複合絶縁体であるような改良され
たスタツド垂直結線技術を提供することにある。
この発明のさらに他の目的は、半導体チツプが
多数の金属層を受容できるように反復的に設計さ
れた改良されたスタツド垂直結線技術を提供する
ことにある。
Ｅ 問題点を解決するための手段 典型的にはシリコンである絶縁物質からなる第
１の層の平面化に続いて、本発明の方法によれ
ば、エツチングによつて最も背の高いスタツドの
みが露出される。次に、最も高いスタツドの露出
に続いて、窒化シリコンなどの第２の絶縁物質が
２酸化シリコンの上面に付着され、これにより出
来上がつた複合絶縁層の降伏電圧が、早期電圧降
伏を防止するのに十分な大きさになる。次に、本
発明は、絶縁層のエツチングを可能ならしめるた
めに、構造全体にフオトレジスト・エツチ・マス
クを使用することを教示する。この段階では、絶
縁層は最も高さが低いかまたは広いサイズのスタ
ツド上の２酸化シリコン層の薄い残りの部分及び
窒化シリコン層とからなる。エツチングはスタツ
ドが露出されるべき構造の領域にのみ行なわれな
くてはならない。最後に、すべてのスタツドの露
出に続いて、フオトレジスト・エツチ・マスクが
完全に除去され、次のレベルの金属化を、相当程
度平面化された構造上の付着することができる。
この発明においては、窒化シリコンから成るこ
の薄い層が、チツプのすべてのその他の領域にお
いて、有用な付加的な絶縁体を与える。
Ｆ 実施例 本発明は、第１〜７図を参照して説明される。
第１図は、不規則な表面トポロジをもつ典型的
な半導体構造３０を図式的に示す図である。第１
金属化レベルの金属層は、リフトオフなどの周知
の技術に従つて画成され規定される。こうして形
成された、厚さ約1μｍの金属結線３１ａ，３１
ｂ及び３１ｃは、典型的にはシリコンである、半
導体基板３２の所望の領域との電気的接点を形成
する。この工程は、当業者には明らかである個別
化シーケンスの第１工程である。金属線３１ｃ
は、例えばNPNバイポーラ・トランジスタのベ
ースまたはコレクタ領域に対応する凹み３３中に
形成される。他の金属結線３１ａ及び３１ｃに比
較してサイズが大きい金属ワイヤ３１ｂは、電力
バスとして働く。
リフトオフ・マスク・フオトレジスト（図示し
ない）を露出するためにいわゆるスタツド・マス
クを用いてリフト・オフ処理を繰りかえすことに
より第２図の構造が形成される。第２図において
は、２０μｍ厚の金属垂直結線またはスタンド３
４ａ，３４ｂ及び３４ｃがそれらに対応する金属
結線３１ａ，３１ｂ及び３１ｃ上に形成される。
これらは第１及び第２の金属化レベル間の結線を
形成する。上述の好適な実施例では、スタツドは
第１の金属化レベルの金属結線上に形成されてい
るけれども、スタツドは直接デバイスの接点上に
形成されてもよいことを理解されたい。金属スタ
ツドは、一端で起立している短い円筒形の結線で
あると考えることができる。接点または結線上に
スタツドを配置することは、電気的接続をはかる
ための貴重なチツプ面積を節約できるので、相当
程度に回路密度の向上をはかることができる。
尚、スタツドが同一の背丈（付着プロセスの結果
として）であつても、同一の高さには達しないこ
とに注意することは重要である。
米国特許第4004044号には、当業者は第１及び
２図に関連して使用されるリフトオフ工程を実行
するのに必要なすべての技術データが述べられて
いる。
第２図は、本発明の方法の効果を理解しやすく
するために、高さとサイズがともに相当に異なる
半導体構造を示している。
第３図に示すように、次の処理工程では、この
構造が第１の絶縁層３５で覆われる。この第１の
絶縁層の物質は、好ましくは２酸化シリコン
（SiO2）である。SiO2は標準的なスパツタリング
技術に従つて付着することができる。スピンオン
（spin−on）ポリイミドのような他の誘電物質も
適当である。上記第１の絶縁層の表面はきわめて
均一であり、それゆえその厚さは下層の幾何形状
に応じてわずかに変化するにすぎない。
例えば標準的なポリイミドまたは好適には
AZ1350Jのようなフオトレジストである、平面化
媒体からなる層３６が付着され、そのレジストを
架橋結合して後のRIE工程での根焼きを防止する
ために十分に高い温度でベークが施される。尚、
第４図に示すような比較的平面状の表面を形成す
るために、そのレジストは比較的厚い（少くとも
金属全体の厚さであり、好適にはその２倍、例え
ば３〜6μｍの厚さ）ことが好ましい。このとき、
そのレジストは犠牲的な層として働くためのみに
存在しているので、パターン露出は必要でない。
次に、フオトレジストと上記第１の絶縁層を形
成する絶縁物質とはほぼ同じ速度でエツチングさ
れるように、エツチバツクと呼ばれるエツチング
処理がガスの混合物を用いて関連するパラメータ
値で行なわれる。第５図は、エツチバツク処理の
結果を示す図であり、そこでは最も高いスタツド
３４ａがエツチング剤により露出され、一方より
低いスタツド３４ｃは露出されず絶縁層３５の薄
い残りの部分３５ｃによつて保護されている。さ
らに中間のスタツド３４ｂもまた、サイズが大き
いので、絶縁層３５の残りの部分によつて保護さ
れている。従来実施されていたように、この時点
で露出されていないスタツドを開口すべくさらに
オーバーエツチングすることは、別の箇所での絶
縁体の品質に対して有害である。最も高いスタツ
ドが露出されたときそれを検出してエツチング処
理を停止するために、レーザービームなどの任意
のエツチストツプ検出器を特別のテスト部位上に
使用することができる。また、エツチング剤は平
面化媒体と２酸化シリコンとを侵食するが金属は
侵食しないようなものである。適切なエツチング
剤はCF4とO2（８％）の混合物である。
動作パラメータは次のとおりである： 流量：50scc／分 圧力：25μｍ 電力密度：0.75W／cm2 この時点で、第５図は明らかに示されているよ
うに、SiO2絶縁層の表面は至るところで相当程
度平面化され、主要な不規則性が除去される。前
にも述べたように、鋭い端面はデバイスの信頼性
にとつてしばしば有害である。
厚さ290nｍ（この厚さは厳密でなくともよい）
の窒化シリコンのような絶縁体かなる第２の絶縁
層２７が例えば低温標準プラズマ技術によつて第
５図の構造上にブランケツト付着される。それゆ
え、Si3N4／SiO2絶縁層がこの処理段階でこの構
造のパシベーシヨンを行う。次に、第６図に示す
ように、所望のパターンの影像を規定するため
に、フオトレジスト３８を付着し、露光し、現像
し、ベースするという周知のフオトレジスト処理
シーケンスが実行される。この場合、フオトレジ
スト３８を露光するために使用されるマスクは、
垂直結線またはスタツドを画成するために使用さ
れたのと同一であり以前にはスタツド・マスクと
称したものである。一旦パターン化されると、フ
オトレジスト層はマスクを離れる。
構造をパシベーシヨンするために複合絶縁層が
存在していることは、レベル間の短絡や低減が電
圧降伏特性の向上など明らかな利点がある。
反応性イオン・エツチング（RIE）装置中での
別のエツチングがSi3N4とSiO2の両方を侵食する
ように実行される。CF4が好適なエツチング剤で
ある。
その動作パラメータは次のとおりである： 電力：1300W 圧力；100μｍ 流量：50scc／分 その目的は、窒化シリコンをエツチングし、エ
ツチバツク工程の後に残された２酸化シリコンの
任意の残留物（例えば３５ｂ，３５ｃ）を除去す
ることにある。そのときのエツチング・マスクは
Si3N4と残留するSiO2の層の露出する部分をすべ
てエツチングするために適宜残されているパター
ン化されたフオトレジスト・マスク３８である。
Si3N4はRIE装置においてはSiO2の２倍速くエツ
チングされるので、Si3N4層のみでは残留SiO2に
対するマスクとして使用することができない。
Si3N4層とSiO2の残留部分は、チツプ上の別の箇
所における複合絶縁層の厚さを減少させることな
く上記エツチング・マスタの開口を介して除去さ
れる。エツチ・マスク３８は周知の方法で剥離さ
れ、こうして得られた構造は第７図に示すとおり
である。窒化シリコン・エツチング工程の間に形
成された浅い貫通孔は最も低い接点程度の深さで
よく、それは通常0.5ミクロン以下である。この
時点で、構造は次の金属レベルの付着準備が出来
たことになり、（第１〜７図に関連して記述した
ような）処理が必要な回数だけ繰り返えされる。
このように、３層以上の金属レベルをもつチツプ
を製造することに困難はあらわれない。
Si3N4における貫通孔３９ａ，３９ｂ及び３９
ｃは、エツチングがすべての残留物を除去するま
で実行されるにすぎないので浅い。そして、得ら
れた表面幾何形状は、貫通孔以外のすべての箇所
で平面化されている。スタツドのまわりの上方環
状領域において、第７図で見てとれるような絶縁
層の薄層化は全くとるに足らないことである。こ
のように、従来技術の上述した問題点は克服さ
れ、平面状の表面と、信頼性の高い複合絶縁体と
信頼性の高い結線とをもつ実行可能なチツプが首
尾よく形成されたのである。
チツプのこの製造は、従来のBLM（ボール限定
冶金）処理によつて、最後の完成まで続けられ
る。第１０図は、本発明の教示に従つて得られた
４金属レベルチツプの断面図の走査電子顕微鏡
（SEM）写真である。このとき、最終的なトポロ
ジが完全に平面状であり、下層の幾何形状が適切
に絶縁されていることに注意されたい。この写真
には、スタツドが第１レベルの金属層から第２レ
ベルの金属層へ、及び第２レベルの金属層から第
３レベルの金属層へ、直接電気接点をはかつてい
ることが示されている。
Ｇ 発明の効果 この垂直結線処理は、半導体チツプの結線にお
いて比較的新しい概念である。この結線処理は、
回路の設計者をして結線ピツチの減少と密度の向
上という恩恵に与からせる３つの主要な設計上の
特徴を導入する。これらの３つの特徴とは、スタ
ツドと、複合絶縁体と平面状の表面である。スタ
ツドは直接設定上に配置または、上位の結線レベ
ルとの連絡をはかるために積み重ねることができ
る。また、最小の処理バイアスでリフトオフ処理
を使用することは、絶縁体の厚さを維持しつつ貫
通孔のエツチングによつて達成されうるよりもは
るかに細い結線を形成する能力を可能とする。
このように、より高度なフオトリソグラフイ・
ツールを使用することなく、また絶縁体の厚さを
低減する必要もなく影像の大きさを著しく小さく
することができる。事実、絶縁対の厚さはスタツ
ドの厚さによつてのみ限定され、レジストの厚さ
や影像の品質やレジストの流れ（flow）等の他
の問題により限定を受けることはない。従来の貫
通孔のエツチング・処理は貫通孔の半径を低減す
ることができるが、それは絶縁体の厚さやキヤパ
シタンスを犠牲にしてしまう。一方、スタツド処
理は絶縁体の厚さを維持またはむしろ増加させ、
それゆえに回路のキヤパシタンスを最小限に抑え
る。
【図面の簡単な説明】
第１図は、本発明の教示に従い第１レベルの金
属を付着形成した図、第２図は、第１図の構造に
第２レベルのスタツドを形成した図、第３図は、
第２図の構造に第１の絶縁層を付着した図、第４
図は、第３図の構造にフオトレジストを付着した
図、第５図は、第４図の構造のエツチング結果の
図、第６図は、第５図の構造に第２の絶縁層の付
着及びフオトレジストのパターン化及びエツチン
グを施した図、第７図は、第６図の構造のエツチ
ング結果をあらわす図、第８図は、従来のマス
タ・スライス法により得たシリコン基板の不規則
な表面をあらわす図、第９Ａ及び９Ｂ図は、従来
の平面化方法における寸法の異なる金属配線の影
響をあらわす断面図、第１０図は、本発明の方法
により得た４レベルの金属化層を有する半導体構
造の断面の走査電子顕微鏡写真である。 ３２……基板、３４ａ，３４ｂ，３４ｃ……ス
タツド、３５……第１の絶縁層、３６……フオト
レジスト、３７……第２の絶縁層、３８……フオ
トレジスト。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体チツプにおいて異なるレベルで金属化
    層を結線するためのスタツドを形成する方法にお
    いて、 (a) スタツド・マスクを用いたリフト・オフ法に
    より、半導体基板の所定のデバイス接点領域に
    同一の高さにない複数の金属スタツドを形成
    し、 (b) 上記スタツドを覆うために、上記基板の全表
    面上に第１の絶縁物質からなり不均一な高さを
    もつ第１の絶縁層をブランケツト付着し、 (c) 上記第１の絶縁層上にほぼ平面状の上面をも
    つ平面化物質を付着し、 (d) 上記スタツドのうち最も高いものが露出され
    一方他のスタツドは被覆されたままであるよう
    になるまでエツチング処理によりほぼ同一の速
    度で上記平面化物質と上記第１の絶縁層を除去
    し、 (e) 上記基板の全表面に第２の絶縁層をブランケ
    ツト付着し、 (f) 上記スタツド・マスクに従い上記第２の絶縁
    層上にエツチング・マスクを形成してパターン
    化し、 (g) 上記エツチング・マスクを使用して上記第２
    の絶縁層をすべてのスタツド位置で選択的にエ
    ツチングし、すべてのスタツドを露出するため
    に上記スタツドの位置の上に残つた下層の第１
    の絶縁層を除去し、 (h) 次の金属化レベルの付着及びパターン化を行
    う工程を含む半導体チツプの結線形成方法。
JP60130938A 1984-10-29 1985-06-18 半導体チツプの結線形成方法 Granted JPS61107748A (ja)

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