JPH0333961A - データ処理装置の受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理におけるデータの受信装置に利用す
る。本発明はデータ処理装置間を接続し、制御情報と転
送データとを一組の信号線上で時分割で転送する装置間
インタフェースに関し、特にこのインタフェースに接続
されたデータ処理装置のデータの受信装置に関する。

〔概要〕

本発明は制御情報と転送データとを一組のインタフェー
ス信号線上で時分割にて転送し処理するデータ処理装置
の受信装置において、 転送されたデータが転送データであるか、制御情報であ
るかを判定して個別に先取りして処理するすることによ
り、 受信データ利用時の読み出し順による処理待ちの遅れを
なくし、処理速度を高めるようにしたものである。

〔従来の技術〕

従来、この種のデータ処理装置においてはインタフェー
ス信号線上のデータを受信する受信バッファは一つで構
成されるのが一般的で、インタフェース信号線より受信
したデータは一旦受信バッファに格納され、その後必要
に応じて順次読み出して処理されていた。

〔発明が解決しようとする問題点〕

このように、従来のデータ処理装置においては、受信デ
ータを順次読み出して処理するため、制御情報の解読と
転送データの処理はバッファの読み出し順に応じて実施
する必要があり、一方のデータを先取りして処理しよう
としても他方のデータの処理が完了していないために、
読み出すことができず待たされることがあり処理速度を
低下させる原因となっていた。

本発明はこのような問題を解決するもので、制御情報、
転送データを個別に先取りして処理することができ、処
理速度を低下させない装置を提供することを目的とする
。

〔問題点を解決するための手段〕

本発明は、インタフェース信号線上のデータを受信する
受信回路と、この受信回路が受信したデータを一時格納
する受信バッファと、この受信バッファからの転送デー
タを処理するデータ処理回路と、このデータ処理回路を
制御する制御回路とを備えたデータ処理装置の受信装置
において、前記受信バッファは、転送データを格納する
転送データバッファと、制御情報を格納する制御情報バ
ッファとの二つに区分され、前記受信回路により受信さ
れたデータが転送データであるか制御情報であるかを付
加されたパラメータ信号により判定するとともにその判
定にしたがって各バッファに格納する判定回路を設け、
エントリに格納された転送データの直前に対応する制御
情報が受信されかつ格納されたか否かを示すフラグを保
持するフラグメモリを備えたことを特徴とする。

〔作用〕

送信装置から送出された送信データをインタフェース信
号線を介して受信し、受信したデータが転送データであ
るか制御情報であるかを判定する。

判定の結果転送データであれば転送データバッファに格
納し、転送データバッファの各々に対応する各エン）　
ＩＪに格納されたデータの直前に制御情報の受信および
格納を実施したか否かを示すフラグをフラグメモリにセ
ットする。

このフラグメモリの内容を参照して制御情報と転送デー
タとを独立並行処理することにより処理の高速化をはか
ることができる。

〔実施例〕

次に、本発明実施例を図面に基づいて説明する。

第１図は本発明実施例の構成を示すブロック図、第２図
は本発明実施例におけるインタフェース信号線上のデー
タの形式を示す図である。

本発明実施例は、処理回路１０および送信回路１２０を
備えた送信装置１０にインタフェース信号線３０を介し
て受信装置２０が接続され、この受信装置２０に、イン
タフェース信号線３０上のデータを受信する受信回路２
１０と、この受信回路が受信したデータを一時格納する
受信バッファと、この受信バッファからの転送データを
処理するデータ処理回路２８０と、このデータ処理回路
２８０を制御する制御回路２７０とを備え、受信バッフ
ァは、転送データを格納する転送データバッファ２４０
と、制御情報を格納する制御情報バッファ２３０との二
つに区分され、受信回路２１０により受信されたデータ
が転送データであるか制御情報であるかを付加されたパ
ラメータ信号３０１により判定するとともにその判定に
したがって各バッファ２３０．２４０に格納する判定回
路２２０を設け、エン）　ＩＪに格納された転送データ
の直前に対応する制御情報が受信されかつ格納されたか
否かを示すフラグを保持するフラグメモリ２５０を備え
る。

送信装置１０より送信される信号は、第２図に示すよう
にパラメータ信号３０１　と送信データ３０２を含む。

本実施例では、パラメータ信号が“１”のとき送信デー
タが制御情報であることを示し、“０”のとき転送デー
タであることを示す。また、転送データバッファ２４０
、制御バッファ２３０、フラグメモリ２５０は各々ファ
ーストイン／ファーストアウトのスタックメモリで構成
される。

次に、このように構成された本発明実施例の動作につい
て説明する。第３図は本発明実施例の判定回路２２０の
動作の流れを示す流れ図、第４図は本発明実施例のデー
タ処理回路２８０の動作の流れを示す流れ図、第５図は
本発明実施例の制御回路２７０の動作の流れを示す流れ
図である。

送信装置１０の処理回路１１０で処理されたデータが送
信回路１２０から送出されると、受信装置２０の受信回
路２１０がインタフェース信号線３０を介してそのデー
タを受信し判定回路２２０に送出する。

判定回路２２０はそのデータに含まれるパラメータ信号
３０１の判定を行い、“ｌ”の制御情報であるときには
制御情報バッファ２３０に送信データ３０２を格納する
。また、“０”の転送データであるときには転送データ
バッファ２４０に送信データ３０２を格納し、直前に受
信した送信データのパラメータ信号３０１を再度判定し
、その判定結果が“１”の制御情報であるときにはフラ
グメモリ２５０に“１”をセットする。“０”の転送デ
ータであるときにはフラグメモリ２５０に“０”をセッ
トする。

制御回路２７０は制御情報バッファ２３０が空いている
か否かを判断し、空いていなければ１ワード読み出し、
読み出した制御情報を解読してその指示に従い制御指示
情報を生成する。次いでデータ処理回路２８０からの制
御指示要求の有無を判断し、“有”の場合はデータ処理
回路２８０に制御指示を与え、“無”の場合には制御指
示要求を待つ。

また、データ処理回路２８０は転送データバッファ２４
０が空いているか否かを判断し、空いていなければフラ
グメモリ２５０からｌワード読み出し、読み出したフラ
グの内容を判断する。

その判断の結果フラグが直前に制御情報を受信した状態
であることを示す“１”であれば制御回路２７０に制御
指示を要求し、制御指示を受は取ったときはその制御指
示に従いデータ処理を実行する。フラグが直前に制御信
号を受信していない状態であることを示す“０”であれ
ば転送データバッファ２４０より１ワード読み出し、読
み出したデータを処理する。

このように受信したデータの処理にあたってはフラグメ
モリ２５０の内容を用いて、制御情報を処理する制御回
路２７０と、転送データを処理するデータ処理回路２８
０とを同期させ、かつ各々の回路を独立して動作させる
ことにより処理の高速化をはかることができる。

〔発明の効果〕

以上説明したように本発明によれば、受信データを利用
するときに遅れがなく、また制御情報、転送データを各
々別に先取りして処理できる受信バッファを構成するこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明実施例の構成を示すブロック図。 第２図は本発明実施例におけるインタフェース信号線上
のデータ形式を示す図。 第３図は本発明実施例の判定回路の動作の流れを示す流
れ図。 第４図は本発明実施例の制御回路の動作の流れを示す流
れ図。 第５図は本発明実施例のデータ処理回路の動作の流れを
示す流れ図。 １０・・・送信装置、２０・・・受信装置、３０・・・
インタフェース信号線、１１０・・・処理回路、１２０
・・・送信回路、２１０・・・受信回路、２２０・・・
判定回路、２３０・・・制御情報バッファ、２４０・・
・転送データバッファ、２５０・・・フラグメモＩＪ、
２７０・・・制御回路、２８０・・・データ処理回路。

Claims (1)

1. 【特許請求の範囲】 １、インタフェース信号線上のデータを受信する受信回
   路と、 この受信回路が受信したデータを一時格納する受信バッ
   ファと、 この受信バッファからの転送データを処理するデータ処
   理回路と、 このデータ処理回路を制御する制御回路と を備えたデータ処理装置の受信装置において、前記受信
   バッファは、転送データを格納する転送データバッファ
   と、制御情報を格納する制御情報バッファとの二つに区
   分され、 前記受信回路により受信されたデータが転送データであ
   るか制御情報であるかを付加されたパラメータ信号によ
   り判定するとともにその判定にしたがって各バッファに
   格納する判定回路を設け、エントリに格納された転送デ
   ータの直前に対応する制御情報が受信されかつ格納され
   たか否かを示すフラグを保持するフラグメモリを備えた
   ことを特徴とするデータ処理装置の受信装置。