JPH0333988A - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
- Publication number
- JPH0333988A JPH0333988A JP16947389A JP16947389A JPH0333988A JP H0333988 A JPH0333988 A JP H0333988A JP 16947389 A JP16947389 A JP 16947389A JP 16947389 A JP16947389 A JP 16947389A JP H0333988 A JPH0333988 A JP H0333988A
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- JP
- Japan
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- capacitor
- input
- switches
- switch
- voltage
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- Pending
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- 239000003990 capacitor Substances 0.000 title claims abstract description 41
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000005070 sampling Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイツチトキヤパシタ回路に関し、特に２種類
の入力電圧の電圧差を出力する減算回路に関する。
の入力電圧の電圧差を出力する減算回路に関する。
第３図において、従来のこの種の本スイッチトキャパシ
タ回路は、第１．第２の入力端子９゜１０に各々接続さ
れたスイッチ１，１２と、入力容量５，１６と、スイッ
チ３，１４と、スイッチ２．１３と、スイッチ４，１５
と、演算増幅器６と、積分容量８と、スイッチ１７と、
出力端子１１とを有する。ここで、スイッチ１，３゜１
３．１４は、第１の期間でオンするスイッチであり、ス
イッチ２，４，１２，１５．１７は第２の期間でオンす
るスイッチである。
タ回路は、第１．第２の入力端子９゜１０に各々接続さ
れたスイッチ１，１２と、入力容量５，１６と、スイッ
チ３，１４と、スイッチ２．１３と、スイッチ４，１５
と、演算増幅器６と、積分容量８と、スイッチ１７と、
出力端子１１とを有する。ここで、スイッチ１，３゜１
３．１４は、第１の期間でオンするスイッチであり、ス
イッチ２，４，１２，１５．１７は第２の期間でオンす
るスイッチである。
この種のスイッチトキャパシタ減算回路は、第３図に示
す様に、第１の期間に、容量５が介され入力端子９から
加えられた電圧による電荷が容量８に蓄積され、−芳容
量１６に蓄積された電荷が反転して容量８に転送され、
第２の期間には容量５は放電され、容量１６には入力端
子１０に加えられた電圧によって発生する電荷が蓄積さ
れる。
す様に、第１の期間に、容量５が介され入力端子９から
加えられた電圧による電荷が容量８に蓄積され、−芳容
量１６に蓄積された電荷が反転して容量８に転送され、
第２の期間には容量５は放電され、容量１６には入力端
子１０に加えられた電圧によって発生する電荷が蓄積さ
れる。
容量５，１６．８を等しくすることによって、第１の期
間に、出力端子１１に入力端子９と入力端子１０の差電
圧が出力される。
間に、出力端子１１に入力端子９と入力端子１０の差電
圧が出力される。
前述した従来のスイツチ２キヤパシタ減算器では、入力
容量が２つ必要であるため、容量のばらつきが減算の誤
差となるという欠点がある。また、２つの入力端子に電
圧が加えられるタイミングが異なるため、入力電圧は常
に保持される必要があるという欠点もある。また、入力
部の素子数が多いという欠点もある。
容量が２つ必要であるため、容量のばらつきが減算の誤
差となるという欠点がある。また、２つの入力端子に電
圧が加えられるタイミングが異なるため、入力電圧は常
に保持される必要があるという欠点もある。また、入力
部の素子数が多いという欠点もある。
本発明の目的は、前記欠点が解決され、入力部の容量を
■つとし、このため容量のばらつきに影響されず、２つ
の入力電圧のタイミングが等しく、このため入力電圧が
常に保持している必要がなく、容量とスイッチと個数を
大幅に減らすことができるようにしたスイツチ２キヤパ
シタ回路を提供することにある。
■つとし、このため容量のばらつきに影響されず、２つ
の入力電圧のタイミングが等しく、このため入力電圧が
常に保持している必要がなく、容量とスイッチと個数を
大幅に減らすことができるようにしたスイツチ２キヤパ
シタ回路を提供することにある。
本発明のスイツチ２キヤパシタ回路の構成は、第１の入
力端子に第１．第２のスイッチの第１の直列体の一端を
接続し、第２の入力端子Ｙこ第３゜第４のスイッチの第
２の直列体の一端を接続し、前記第１の直列体の共通接
続点と前記第２の直列体の共通接続点との間に容量を接
続し、前記第１の直列体の他端を演算増幅器の一入力に
接続したことを特徴とする。
力端子に第１．第２のスイッチの第１の直列体の一端を
接続し、第２の入力端子Ｙこ第３゜第４のスイッチの第
２の直列体の一端を接続し、前記第１の直列体の共通接
続点と前記第２の直列体の共通接続点との間に容量を接
続し、前記第１の直列体の他端を演算増幅器の一入力に
接続したことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のスイツチ２キヤパシタ回路
の回路図である。
の回路図である。
第１図において、本実施例のスイツチ２キヤパシタ回路
は、第１の期間でオンするスイッチｌ。
は、第１の期間でオンするスイッチｌ。
３．７と、第２の期間でオンするスイッチ２，４と、入
力端子９，１０と、入力容量５と、演算増幅器６と、積
分容量８と、出力端子１１とを含み、構成される。第１
の期間に、スイツチ２，３．７がオンし、容量５に入力
端子９及び１０の差電圧に対応する電荷が蓄積され、積
分容量８に蓄った電荷が放電される。次に、第２の期間
にスイッチ２．４がオンし、スイッチ１，３．７がオフ
することによって、容量５に蓄積された電荷が容量８に
転送され、出力端子１１には入力端子１０と入力端子９
との差の電圧が出力される。
力端子９，１０と、入力容量５と、演算増幅器６と、積
分容量８と、出力端子１１とを含み、構成される。第１
の期間に、スイツチ２，３．７がオンし、容量５に入力
端子９及び１０の差電圧に対応する電荷が蓄積され、積
分容量８に蓄った電荷が放電される。次に、第２の期間
にスイッチ２．４がオンし、スイッチ１，３．７がオフ
することによって、容量５に蓄積された電荷が容量８に
転送され、出力端子１１には入力端子１０と入力端子９
との差の電圧が出力される。
第２図は本発明の他の実施例のスイツチ２キヤパシタ回
路を示す回路図である。第２図において、前記一実施例
と同様な機能の素子には、同一の記号を付しである。本
実施例は、演算増幅器６の反転入力端子（−）と出力端
子とを接続し、スイッチ２の一方の端子を演算増幅器６
の比反転入力端子（＋）に接続して、容量５の端子間の
電圧を直接出力する様にしたものである。本実施例では
、出力には入力端子９とＩＯとの差の電圧が出力される
。
路を示す回路図である。第２図において、前記一実施例
と同様な機能の素子には、同一の記号を付しである。本
実施例は、演算増幅器６の反転入力端子（−）と出力端
子とを接続し、スイッチ２の一方の端子を演算増幅器６
の比反転入力端子（＋）に接続して、容量５の端子間の
電圧を直接出力する様にしたものである。本実施例では
、出力には入力端子９とＩＯとの差の電圧が出力される
。
以上説明したように、本発明は、特にスイッチ及び容量
で構成する電圧減算器において、従来入力電圧を入力端
子毎に別々にサンプリングしていたものを、単一の容量
で入力電圧の差電圧をサンプリングすることができるか
ら、減算精度が入力容量のばらつきに依存せず、入力波
形を常に保持している必要がないため、入力段の回路の
構成に冗長度があるという効果がある。
で構成する電圧減算器において、従来入力電圧を入力端
子毎に別々にサンプリングしていたものを、単一の容量
で入力電圧の差電圧をサンプリングすることができるか
ら、減算精度が入力容量のばらつきに依存せず、入力波
形を常に保持している必要がないため、入力段の回路の
構成に冗長度があるという効果がある。
また、本発明は、回路を構成する素子を半減することが
できるという効果もある。
できるという効果もある。
１１図は本発明の一実施例のスイツチ２キヤパシタ回路
を示す回路図、第２図は本発明の他の実施例のスイツチ
２キヤパシタ回路を示す回路図、第３図は従来のスイツ
チ２キヤパシタ回路を示す回路図である。 １．３，７，１３．１４・・・・・・第１の期間でオン
するスイッチ、２，４，１２，１５．１７・・・・・・
第２の期間でオンするスイッチ、５，１６・・・・・・
入力容量、８・・・・・・積分容量、６・・・・・・演
算増幅器、９゜１０・・・・・・入力端子、１１・・・
・・・出力端子。
を示す回路図、第２図は本発明の他の実施例のスイツチ
２キヤパシタ回路を示す回路図、第３図は従来のスイツ
チ２キヤパシタ回路を示す回路図である。 １．３，７，１３．１４・・・・・・第１の期間でオン
するスイッチ、２，４，１２，１５．１７・・・・・・
第２の期間でオンするスイッチ、５，１６・・・・・・
入力容量、８・・・・・・積分容量、６・・・・・・演
算増幅器、９゜１０・・・・・・入力端子、１１・・・
・・・出力端子。
Claims (1)
- 第１の入力端子に第１、第２のスイッチの第１の直列体
の一端を接続し、第２の入力端子に第３、第４のスイッ
チの第２の直列体の一端を接続し、前記第１の直列体の
共通接続点と前記第２の直列体の共通接続点との間に容
量を接続し、前記第１の直列体の他端を演算増幅器の一
入力に接続したことを特徴とするスイッチトキャパシタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16947389A JPH0333988A (ja) | 1989-06-29 | 1989-06-29 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16947389A JPH0333988A (ja) | 1989-06-29 | 1989-06-29 | スイッチトキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0333988A true JPH0333988A (ja) | 1991-02-14 |
Family
ID=15887209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16947389A Pending JPH0333988A (ja) | 1989-06-29 | 1989-06-29 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0333988A (ja) |
-
1989
- 1989-06-29 JP JP16947389A patent/JPH0333988A/ja active Pending
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