JPS637487B2 - - Google Patents
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- Publication number
- JPS637487B2 JPS637487B2 JP11093180A JP11093180A JPS637487B2 JP S637487 B2 JPS637487 B2 JP S637487B2 JP 11093180 A JP11093180 A JP 11093180A JP 11093180 A JP11093180 A JP 11093180A JP S637487 B2 JPS637487 B2 JP S637487B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- switched
- filter
- input signal
- capacitors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はバイカツド（Biquad）回路を使用す
るフイルタにおいて入・出力端子の信号極性が同
相にできるフイルタに関する。
るフイルタにおいて入・出力端子の信号極性が同
相にできるフイルタに関する。
従来複数のスイツチドキヤパシタと積分器２段
で構成したバイカツド回路を使用するフイルタは
第１図に示す構成であつた。演算増幅器OP1，
OP2と積分用コンデンサC1，C2（但しC1＝C2＝Ｃ
とする）による積分器を２段縦続接続し、スイツ
チドキヤパシタをK0C，K1C，K2C，K4Cの４
個、通常のコンデンサK3Cとを使用したフイルタ
では入力電圧V1と出力電圧V2は逆極性となつて
いる。今スイツチドキヤパシタを接続した積分関
数を近似的にアナログ積分器関数−１／Ｓ（Ｓ＝ jω）で表わすと第２図の等価回路が得られる。
第２図において α0＝K0／Ｔ、α1＝K1／Ｔ、α2＝K2／Ｔ、α3＝K3、
α4＝ K4／Ｔ （たゞしＴはスイツチドキヤパシタのサンプリン
グ周期を示す。）と置いてV1，Vm，V2の間の関
係を式で示すと Vm＝α0（−１／Ｓ）V1＋α1（−１／Ｓ）V2 ……(1) V2＝−α2（−１／Ｓ）Vm＋α4（−１／Ｓ）V2−α3V1 ……(2) (1)(2)式からVmを消去してV2／V1を求めると V2／V1＝−（α0α2＋α3S2）／α1α2＋α4S＋S2…
…(3) (3)式の負符号は入力信号V1に対して出力信号
V2は極性が反転することを示している。そのた
めV1と同相の出力信号V2を得る場合には、第１
図の出力部（或いは入力部）に位相反転用演算増
幅器を付加使用する必要がある。そのため消費電
力が増大し、フイルタが大型化・高価となる欠点
があつた。
で構成したバイカツド回路を使用するフイルタは
第１図に示す構成であつた。演算増幅器OP1，
OP2と積分用コンデンサC1，C2（但しC1＝C2＝Ｃ
とする）による積分器を２段縦続接続し、スイツ
チドキヤパシタをK0C，K1C，K2C，K4Cの４
個、通常のコンデンサK3Cとを使用したフイルタ
では入力電圧V1と出力電圧V2は逆極性となつて
いる。今スイツチドキヤパシタを接続した積分関
数を近似的にアナログ積分器関数−１／Ｓ（Ｓ＝ jω）で表わすと第２図の等価回路が得られる。
第２図において α0＝K0／Ｔ、α1＝K1／Ｔ、α2＝K2／Ｔ、α3＝K3、
α4＝ K4／Ｔ （たゞしＴはスイツチドキヤパシタのサンプリン
グ周期を示す。）と置いてV1，Vm，V2の間の関
係を式で示すと Vm＝α0（−１／Ｓ）V1＋α1（−１／Ｓ）V2 ……(1) V2＝−α2（−１／Ｓ）Vm＋α4（−１／Ｓ）V2−α3V1 ……(2) (1)(2)式からVmを消去してV2／V1を求めると V2／V1＝−（α0α2＋α3S2）／α1α2＋α4S＋S2…
…(3) (3)式の負符号は入力信号V1に対して出力信号
V2は極性が反転することを示している。そのた
めV1と同相の出力信号V2を得る場合には、第１
図の出力部（或いは入力部）に位相反転用演算増
幅器を付加使用する必要がある。そのため消費電
力が増大し、フイルタが大型化・高価となる欠点
があつた。
本発明の目的は前述の欠点を改善し簡易な構成
で入力と同相の出力信号を得るバイカツド回路を
使用するフイルタを提供することにある。
で入力と同相の出力信号を得るバイカツド回路を
使用するフイルタを提供することにある。
以下図面に示す本発明の実施例について説明す
る。第３図は本発明の第１実施例を示す回路構成
図で第１図と同一の符号は同様のものを示してい
る。K0′Cは第１図のスイツチドキヤパシタK0C
と比較し入力信号位相を反転して演算増幅器OP1
に印加するスイツチドキヤパシタ、K31C、
K32C、K33Cは第１図のK3Cと比較して３個のス
イツチドキヤパシタを使用している。またφ1，
φ2，φ3，φ4はスイツチに加えるクロツクパルス
を示し、第４図にその位相関係を示している。ク
ロツクパルスの高レベルにおいて各スイツチが導
通し、低レベルのとき遮断する。３個のスイツチ
ドキヤパシタK31C，K32C，K33Cを使い、入力信
号V1の１周期前の値と、現在の値の差電荷を第
２段積分器の積分キヤパシタC2に極性を反転さ
せないで転送させるようにしている。スイツチド
キヤパシタK31Cは入力信号電荷を位相反転して
１周期毎に積分キヤパシタC2に転送する。スイ
ツチドキヤパシタK32C，K33Cはスイツチドキヤ
パシタK31Cに比べ１周期前にサンプリングした
入力信号電荷を極性反転しないで、交互に積分キ
ヤパシタC2に転送する。この関係は次式で示さ
れる。
る。第３図は本発明の第１実施例を示す回路構成
図で第１図と同一の符号は同様のものを示してい
る。K0′Cは第１図のスイツチドキヤパシタK0C
と比較し入力信号位相を反転して演算増幅器OP1
に印加するスイツチドキヤパシタ、K31C、
K32C、K33Cは第１図のK3Cと比較して３個のス
イツチドキヤパシタを使用している。またφ1，
φ2，φ3，φ4はスイツチに加えるクロツクパルス
を示し、第４図にその位相関係を示している。ク
ロツクパルスの高レベルにおいて各スイツチが導
通し、低レベルのとき遮断する。３個のスイツチ
ドキヤパシタK31C，K32C，K33Cを使い、入力信
号V1の１周期前の値と、現在の値の差電荷を第
２段積分器の積分キヤパシタC2に極性を反転さ
せないで転送させるようにしている。スイツチド
キヤパシタK31Cは入力信号電荷を位相反転して
１周期毎に積分キヤパシタC2に転送する。スイ
ツチドキヤパシタK32C，K33Cはスイツチドキヤ
パシタK31Cに比べ１周期前にサンプリングした
入力信号電荷を極性反転しないで、交互に積分キ
ヤパシタC2に転送する。この関係は次式で示さ
れる。
CV2＝K31CV1−K32（又はK33）CV1・Z-1
＋CV2Z-1 ……(5)
いまK31＝K32＝K33＝K3と選定すれば、V2／
V1＝K3が得られる。即ちこの回路では入出力信
号の極性が反転しない。第１図の場合と同様、第
３図中のスイツチドキヤパシタ積分器関数を近似
的にアナログ積分器関数−１／Ｓ（Ｓ＝jω）で表わ すと、第５図の等価回路が得られる。第５図と第
２図とを比較するとα0の符号が（＋）→（−）
へ、α3の符号が（−）→（＋）と変つている。し
たがつて第５図の入出力信号間の関係は、(3)式の
α0，α3の符号を反転すれば良く、次のように与え
られる。
V1＝K3が得られる。即ちこの回路では入出力信
号の極性が反転しない。第１図の場合と同様、第
３図中のスイツチドキヤパシタ積分器関数を近似
的にアナログ積分器関数−１／Ｓ（Ｓ＝jω）で表わ すと、第５図の等価回路が得られる。第５図と第
２図とを比較するとα0の符号が（＋）→（−）
へ、α3の符号が（−）→（＋）と変つている。し
たがつて第５図の入出力信号間の関係は、(3)式の
α0，α3の符号を反転すれば良く、次のように与え
られる。
V2／V1＝α0α2＋α3S2／α1α2＋α4S＋S2……(6)
次に第６図は本発明の第２実施例として、入出
力信号に対し、同相逆相の２個の出力信号を得る
場合の回路構成図である。演算増幅器OP1の入力
にはV1端子から他のスイツチドキヤパシタK7C
を経由して入力信号が印加される。また演算増幅
器OP2の入力にはV1端子から他のキヤパシタK8C
を経由して入力信号が印加される。V1端子から
の入力に対してはV2の出力が逆相で、V3端子か
らの入力に対してはV2の出力が同相となる。V1
端子からの入力に対しては第１図の動作を、V3
端子からの入力に対しては第３図の動作を行なう
ので適宜切替えて、又は同時に使用できる。
力信号に対し、同相逆相の２個の出力信号を得る
場合の回路構成図である。演算増幅器OP1の入力
にはV1端子から他のスイツチドキヤパシタK7C
を経由して入力信号が印加される。また演算増幅
器OP2の入力にはV1端子から他のキヤパシタK8C
を経由して入力信号が印加される。V1端子から
の入力に対してはV2の出力が逆相で、V3端子か
らの入力に対してはV2の出力が同相となる。V1
端子からの入力に対しては第１図の動作を、V3
端子からの入力に対しては第３図の動作を行なう
ので適宜切替えて、又は同時に使用できる。
このようにして本発明によるとバイカツド回路
を使用するフイルタにおいて入力信号に対し出力
信号が同相となる構成が容易に得られるので小
型・簡易である。
を使用するフイルタにおいて入力信号に対し出力
信号が同相となる構成が容易に得られるので小
型・簡易である。
第１図は従来のフイルタの回路構成図、第２図
は第１図の等価回路図、第３図は本発明の第１実
施例の回路構成図、第４図は第３図のスイツチド
キヤパシタの駆動波形図、第５図は第３図の等価
回路図、第６図は本発明の第２実施例の回路構成
図である。 OP1，OP2……演算増幅器、C1，C2……コンデ
ンサ、K0C，K0C，K1C，K2C，K31C，K32C，
K33C，K4C，K5C，K7C……スイツチドキヤパシ
タ。
は第１図の等価回路図、第３図は本発明の第１実
施例の回路構成図、第４図は第３図のスイツチド
キヤパシタの駆動波形図、第５図は第３図の等価
回路図、第６図は本発明の第２実施例の回路構成
図である。 OP1，OP2……演算増幅器、C1，C2……コンデ
ンサ、K0C，K0C，K1C，K2C，K31C，K32C，
K33C，K4C，K5C，K7C……スイツチドキヤパシ
タ。
Claims (1)
- 【特許請求の範囲】 １ 複数のスイツチドキヤパシタと積分器２段で
構成したバイカツド回路を使用するフイルタにお
いて第１段積分器に入力される入力信号は極性を
反転するためのスイツチドキヤパシタを介して行
なわれ、第２段積分器には前記入力信号の極性を
反転してサンプリング周期毎に入力する第１のス
イツチドキヤパシタと、入力信号の極性を反転す
ることなく１サンプリング周期毎に交互に入力信
号を伝送させる第２・第３のスイツチドキヤパシ
タを具備することを特徴とするバイカツド回路を
使用するフイルタ。 ２ 第１段及び第２段積分器入力にそれぞれ他の
スイツチドキヤパシタ及び他のキヤパシタを経由
する入力端子を更に設けたことを特徴とする特許
請求の範囲第１項記載のバイカツド回路を使用す
るフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093180A JPS5735409A (en) | 1980-08-11 | 1980-08-11 | Filter using biquad circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11093180A JPS5735409A (en) | 1980-08-11 | 1980-08-11 | Filter using biquad circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5735409A JPS5735409A (en) | 1982-02-26 |
| JPS637487B2 true JPS637487B2 (ja) | 1988-02-17 |
Family
ID=14548227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11093180A Granted JPS5735409A (en) | 1980-08-11 | 1980-08-11 | Filter using biquad circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5735409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0631986U (ja) * | 1992-09-28 | 1994-04-26 | 正太 佐野 | プレス押切り切断機 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS592417A (ja) * | 1982-06-29 | 1984-01-09 | Fujitsu Ltd | 電子化可変減衰回路 |
| JPS6110724A (ja) * | 1985-04-05 | 1986-01-18 | Kashima Eng Kk | 浮屋根式タンク内の堆積スラツジ測定方法 |
-
1980
- 1980-08-11 JP JP11093180A patent/JPS5735409A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0631986U (ja) * | 1992-09-28 | 1994-04-26 | 正太 佐野 | プレス押切り切断機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5735409A (en) | 1982-02-26 |
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