JPH0334043A

JPH0334043A - システムバスを介してデータをやりとりする情報処理装置

Info

Publication number: JPH0334043A
Application number: JP16867989A
Authority: JP
Inventors: Isamu Nakayama; 勇中山; Noriyuki Oura; 大浦　範之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-30
Filing date: 1989-06-30
Publication date: 1991-02-14
Anticipated expiration: 2014-11-10
Also published as: JP2976443B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は情報処理装置の構成に関し、特に昇順でデータ
を扱う装置と降順でデータを扱う装置とが混在してイン
ターフェイスすることができる手段を持つシステムバス
によって、前記装置間のデータ転送を行うマスタ装置お
よびスレーブ装置とシステムバスからなる情報処理装置
の新規な構成に関する。

従来の技術まず、データの並び方の“昇順′″および′″降順″′
の意味を、それぞれ１６ビツトの内部データバスお上位
８ビツトを偶数メモリ４１０に書き込む。

以上説明したように、昇順でデータを扱う装置と降順で
データを扱う装置とでは、第５図（ａ）に示すような同
じ内部データを１６ビツトアクセスで書き込んだ場合に
、内部データの下位８ビツトを偶数メモリに書くか奇数
メモリに書くか、また、内部データの上位８ビツトを奇
数メモリに書くか偶数メモリに書くかの違いが生じる。

従って、例えばＣＰ　Ｕ２００がワードアクセスでメモ
リ装置４００に書き込んだデータをＣＰ　Ｕ３００がワ
ードアクセスで読み込むと、データの上位８ビツトと下
位８ビツトとが入れ替わってしまう。

尚、ＣＰ　Ｕ２００および３００がバイトアクセスをし
た場合は、必ず内部データの下位８ビツトのみが指定の
アドレスのメモリとデータのやり取りをする。従って、
例えば、第５図（ｄ）に示すような内部データをＣＰ　
Ｕ２００がバイトアクセスで偶数番地に書き込んだ場合
は、第５図（ｅ）に示すように格納され、また、ＣＰ　
Ｕ３００が同様に書き込んだ内部データは、第５図（ｆ
）に示すように格納され、両者はいずれも偶数メモリ４
１０に格納される。

同様に、第５図（ｄ）に示すような内部データを、ＣＰ
　Ｕ２００がバイトアクセスで偶数番地に書き込んだ場
合は、第５図（勃に示すように格納され、また、ＣＰ　
Ｕ３００が同様に書き込んだ内部データは第５図（ｈ）
に示すように格納され、両者はいずれも奇数メモリ４２
０に格納される。

即ち、バイトアクセスでは、昇順でデータを扱う装置と
降順でデータを扱う装置との違いがなくなる。

発明が解決しようとする課題上述したように、従来の情報処理装置では、昇順でデー
タを扱うＣＰＵ装置と降順でデータを扱うＣＰＵ装置と
が共有メモリを持つ場合には、昇順データと降順データ
とでデータの意味が違うためにデータの長さが昇順デー
タか降順データかの違いの影響を受けない短い単位で共
有メモリをアクセスする必要がある。従って、共有メモ
リをアクセスするプログラムを設計する場合は、昇順／
降順の影響を受けないデータ幅の単位で共有メモリをア
クセスするように注意しながらプログラムを作らなけれ
ばならない。また、このようなアクセス方法は、データ
バスの一部しか使用しないので、データバスを全て使っ
てデータを転送する場合に比べてデータ転送効率が著し
く低下する。

そこで、本発明は、上記従来技術の問題点を解決し、昇
順でデータを取り扱う装置と、降順でデータを取り扱う
装置とが混在し、且つ、互いに効率良くデータの転送が
可能な新規な情報処理装置の構成を提供することをその
目的としている。

課題を解決するための手段即ち、本発明に従うと、システムバスを介したデータ処
理に際して、該処理に係るデータの並びが昇順であるか
降順であるかを区別するための昇順／降順信号をシステ
ムバスに出力する回路を備え、システムバスの使用権を
有するマスタ装置と、該マスタ装置からデータの引渡し
を要求された際に、マスタ装置が出力した昇順／降順信
号が示すデータの並びにしてデータを出力する昇順／降
順データ変換回路を備え、システムバスの使用権を持た
ないスレーブ装置と、該昇順／降順信号を伝送するため
の昇順／降順信号線を含むシステムバスとを備え、昇順
でデータを扱う装置と、降順でデータを扱う装置とを含
む前記マスタ装置およびスレーブ装置を任意に前記シス
テムバスに接続して、相互にデータを転送することがで
きるように構成されたことを特徴とするシステムバスに
より接続されたマスタ装置およびスレーブ装置を含む情
報処理装置が提供される。

韮Ｊ本発明に係る情報処理装置は、マスタ装置が扱うデータ
が昇順または降順であることを示す信号を出力する回路
を備え、一方、スレーブ装置は、システムバスを介して
指示された昇順または降順に、出力データを変換する回
路を備えることをその主、要な特徴としている。

即ち、本発明に係る情報処理では、データを昇順で扱う
装置とデータを降順で扱う装置とが、常にシステムバス
のバス幅を有効に使って相互にデータアクセスすること
が可能となっている。

以下、図面を参照して本発明に係る情報処理装置につい
てより具体的に説明するが、以下の開示は本発明の一実
施例に過ぎず、本発明の技術的範囲を何ら限定するもの
ではない。

実施例１第１図（ａ）は、本発明に従う情報処理装置の構成例を
示すブロック図である。

同図に示すように、この情報処理装置は、ＣＰＵ装置６
００および７００　と、メモリ装置８００　と、これら
を相互に接続するシステムバス５００　とから構成され
ている。

ここで、ＣＰＵ６００は、システムバスを使用中に、昇
順／降順信号線４０をｈｉｇｈにドライブするバス・コ
ントロール・ユニッ）　Ｄ６１０（ｊＲ１図（ｂ）に示
す〉を備え、データを昇順でアクセスするように構成さ
れている。一方、ＣＰＵ７００は、システムバスを使用
中に昇順／降順信号線４０をｌｏｗにドライブスルバス
・コントロール・ユニッ）　Ｅ７１０（１１図（Ｃ）に
示す）を備え、データを降順でアクセスする。また、シ
ステムバス５００は、データバス１０ニアドレスバス２
０、制御／応答信号バス３０およびバスアクセス調停線
５０の他に、昇順／降順信号線４０を備えている。更に
、メモリ装置８００は、ハス・コントロール・ユニット
Ｆ８１０　　（第１　図（ｄ）ニ示ｔ）とデータの並び
を変換する回路とを備えている。

第１図（ロ）は、第１図（ａ）に示した情報処理装置に
おけるＣＰＵ装Ｗ６００の構成例を示すブロック図であ
る。同図に示すように、このＣＰＵ装置においても、従
来の情報処理装置におけるＣＰＵ装置２１０（第４図（
ｂ）参照）と同様に、バスコントロールユニッ）　Ｄ６
１０が、第６図（ａ）に示す論理表の論理に従ってバッ
ファ／ドライバ６１〜６３を制御し、更に、ＣＰＵ装置
６００がマスタ装置となりシステムバスを介してデータ
アクセスする場合に昇順でデータをアクセスすることを
示す信号を昇順／降順信号線４０に出力する。

第１図（Ｃ）は、第１図（ａ）に示した情報処理装置に
おけるＣＰＵ装置７００の構成例を示すブロック図であ
る。このＣＰＵ装置７００においても、ＣＰＵ６００と
同じく、従来の情報処理装置におけるＣＰＵ装置３１０
（第４図（Ｃ）参照）と同様に、バスコントロールユニ
ッ）　Ｅ７１０は、第６図ら）に示す論理表の論理に従
って、バッファ／ドライバ６４〜６６を制御し、更に、
ＣＰＵ装置７００がマスタ装置となりシステムバスを介
してデータアクセスする場合には降順でデータをアクセ
スすることを示す信号を昇順／降順信号線４０に出力す
る。

第１図（ｄ）は、第１図（ａ）に示した情報処理装置に
おけるメモリ装置８００の構成例を示すブロック図であ
る。

同図に示すように、このメモリ装置８００においては、
バスコントロールユニットＦ８１０は、メモリ装置８０
０がアクセスされた時に、第６図（ｄ）の論理表に示す
ような論理に従ってバッファ／ドライバ６７〜７０を操
作する。即ち、メモリ装置８００のメ％　’Ｊ　Ｒ分４
１０　オヨヒ４２０　は、バスコントロールユニッ）Ｆ
８１０の働きによって常にデータを昇順で書き込み、読
み出される時にはバスコントロールユニットＦ８１０に
よって昇順／降順信号線４０が示すデータの並び方にし
て出力することにより、ＣＰＵ装置６００および７００
のいずれからも１５ビツトでアクセスできる共有メモリ
となっている。

第２図は、上述のように構成された情報処理装置におい
て、ＣＰＵ装置がシステムバス５００を介してメモリを
アクセスする時の動作を説明するためのタイミングチャ
ートである。

第２図において、ＡＤＯ〜２３および両耳ては、マスタ
装置がメモリ装置に出力するアドレスと上位８ビツトと
が有効であることを示す信号である。

ＡＥは、ＡＤＯ〜２３と百ＨＥが有効であることを示す
信号である。○ＲＤＥＲは、データの並びが昇順である
か降順であるかを示す信号である。瓦Ｄ　（Ｗ″Ｄ）は
、リードアクセスかライトアクセスかを示す信号であり
、ＤＯ〜７とＤ８〜１５はデータの下位８ビツトと上位
８ビツトとをそれぞれ示す。Ｘてπはメモリ装置からの
応答信号である。

以下、上記の信号の遷移を追いながら、ＣＰＵ装置７０
０が、１６ビツトアクセスでメモリ８００にデータを書
き込み、更に、そのデータをＣＰＵ装置６００がワード
アクセスで読み込む場合の動作について説明する。

まず、ＣＰＵ装置７００がシステムバス５００のバスア
クセス調停線５０がｌｏｗであることを確認した後、バ
スアクセス調停線５０をｈｉｇｈにドライブしてバスマ
スタとなる。次に、ＣＰＵ装置７００は、システムバス
５００のアドレスバス２０、制御／応答信号線３０およ
び昇順／降順信号線４０に対して、バスコントロールユ
ニット７１０から、アドレスとワードのライトアクセス
を示す信号と降順データであることを示す信号とを出力
する。次に、ＣＰＵ装置７００内の信号線８１上の信号
をを上位８ビツトのデータバス１２に、信号線８２上の
信号を下位８ビツトのデータバス１１にそれぞれ出力す
る。

アクセスされたメモリ装置８００は、アドレスバス２０
、制御／応答信号線３０および昇順／降順信号線４０の
示す内容に従って、１６ビツトの降順データが書き込ま
れようとすることを認識し、データバス１０上のデータ
を、アドレスバス２０が示すアドレスのメモリに書き込
む。ここで、メモリ装置８００のバスコントロールユニ
ツト７１０カ、バッファ／ドライバ６９および７０を開
くので、偶数メモＵ４１０には信号線８１上にあったデ
ータが、奇数メモリ４２０には信号線８２上にあったデ
ータが、それぞれ書き込まれる。即ち、偶数メモ！Ｊ４
１０および奇数メモリ４２０には昇順データの形で書き
込まれる。

次にＣＰＵ装置６００が、メモリ装置８００の同じアド
レス上のデータを読んだ場合の動作を説明する。

ここでは、メモリ装置８００のバスコントロールユニツ
ト７１０が、バッファ／ドライバ６７および６８を開く
ので、偶数メモリ４１０および奇数メモリ４２０のデー
タを、昇順データの形で読み出すことができる。従って
、偶数メモリ４１０の内容がＣＰＵ装置６００内の８１
に、奇数メモリ４２０の内容が、ＣＰＵ装置６００内の
８２にそれぞれ読み込まれて、ＣＰｔＪ装置７００がメ
モリ装置８００にワードアクセスで書き込んだデータを
、ＣＰＵ装置６００が正常に読み込んだことになる。

次に、この情報処理装置の他の動作例として、ＣＰＵ装
置６００が、ワードアクセスでメモリ装置８００にデー
タを書き込み、それをＣＰＵ装置７００がワードアクセ
スで読み込む場合の動作について説明する。

ＣＰＵ装置６００が出力したアドレスの偶数メモリ４１
０および奇数メモリ４２０にデータを書き込む場合は、
バッファ／ドライバ６７および６８を開くので、ＣＰＵ
装置６００内の８１のデータが偶数メモリ４１０に、８
２のデータが奇数メモリ４２０に、それぞれ昇順データ
の形で書き込まれる。

ＣＰＵ装置７００が、同じアドレス上のデータを読み込
む場合は、メモリ装置８００のバスコントロールユニッ
）Ｆ８１０が、バッファ／ドライバ６９および７０を開
くので、昇順データは降順データとなってシステムバス
５００のデータバス１０に出力される。従って、偶数メ
モリ４１０上のデータが、ＣＰＵ装置７００内の８１に
、奇数メモリ４２０上のデータが、ＣＰＵ装置７００内
の８２にそれぞれ書き込まれ、ＣＰＵ装置６００がメモ
リ装置８００にワードアクセスで書き込んだ１６ビツト
のデータを、ＣＰＵ装置７００が正常に読み込むことが
できる。

実施例２第３図は、本発明に係る情報処理装置の他の構成例を示
すブロック図である。

同図に示すように、この情報処理装置は、システムバス
９００を介して相互に接続された１対のＣＰＵ装置１０
００および１１００と、メモリ装置１２００とから構成
されている。

ここで、この情報処理装置のシステムバス９００は、実
施例１の情報処理装置におけるシステムバス５００の○
ＲＤＥＲ信号線４０を、昇順信号線４１と降順信号線４
２との１対の信号線により構成されている。また、これ
に対応して、データを昇順で扱うＣＰＵ装置ｔｏｏｏは
、システムバス使用中に昇順信号線４１をｌｏｗにドラ
イブする回路を備えている。

また、データを降順で扱うＣＰＵ装置１１００は、シス
テムバス使用中に、降順信号線４２をｌｏｗにドライブ
する回路を備えている。また、メモリ装置１２００は、
アクセスされた時に昇順信号線４１と降順信号線４２と
の両方がｌｏｗあるいはｈｉｇｈの場合に、マスタ装置
にエラーを返す回路を備えている。

以上のように構成された情報処理装置では、昇順信号と
降順信号とにそれぞれ専用の信号線を割り当てることに
よって、マスタ装置からスレーブ装置がアクセスされた
時に、昇順信号線４１と降順信号線４２の両方がｌｏｗ
あるいは旧ｇｈである場合に、このアクセスが正常なも
のではないことをスレーブ装置側が認識することが可能
になる。

発明の詳細な説明したように、本発明に係る情報処理装置において
は、マスタ装置に昇順／降順信号を出力する回路を持た
せ、システムバスには昇順／降順信号線を持たせること
によって、データを昇順で扱う装置とデータを降順で扱
う装置とが共有メモリのアクセス方法や、データを昇順
で扱う装置とデータを降順で扱う装置とがデータのやり
取りをそれぞれの装置が扱うデータの並び方が昇順であ
るか降順であるかの違いによる制約を受けることなくシ
ステムバスのバス幅を有効に利用して行うことが可能で
ある。

従って、従来のように共有メモリをアクセスするプログ
ラムを設計する時に共有メモリをアクセスするデータ幅
の単位を注意することなくプログラムを設計することが
できる。

また、システムバスのバス幅を有効に利用してデータ転
送を行うことが可能であるために従来技術のようにデー
タバス幅の一部しか使えないためにデータ転送時間が長
くなってしまうということがないという効果もある。

【図面の簡単な説明】

第１図（ａ）は、本発明に係る情報処理装置の構成例を
示すブロック図であり、第１図（ロ）は、第１図（ａ）に示す情報処理装置にお
いて使用される、データを昇順でアクセスする装置の構
成を示すブロック図であり、第１図（Ｃ）は、第１図（ａ）に示す情報処理装置にお
いて使用される、データを降順でアクセスする装置のｍ
戊を示すブロック図であり、第１図（ｄ）は、第１図（ａ）に示す情報処理装置にお
いて使用できる共通メモリ装置の構成例を示すブロック
図であり、第２図は、第１図に示した情報処理装置の動作を説明す
るためのタイミングチャートであり、第３図は、本発明
に係る情報処理装置の他の構成例を示すブロック図であ
り、第４図（ａ）は、従来の情報処理装置において、システ
ムバスに接続された昇順でデータを扱う装置の例を示す
ブロック図であり、第４図（８）は、従来の情報処理装置において、システ
ムバスに接続された降順でデータを扱う装置の例を示す
ブロック図であり、第４図（Ｃ）は、従来の情報処理装置において、システ
ムバスに接続されたメモリ装置の例を示すブロック図で
あり、第４図（ｄ）は、第４図（ａ）〜（Ｃ）までの各装置を
使用して構成した従来の情報処理装置の構成例を示すブ
ロック図であり、第５図（ａ）〜０−１）は、第４図（ａ）　〜（ｄ）に
示した従来の情報処理装置において昇順または降順で扱
われるデータを示す図であり、第６図（ａ）、（′ｂ）、（Ｃ）および（ｄ）は、各パ
ス・コントロール・ユニットの動作を規定する論理を示
す論理表である。〔主な参照番号および参照符号〕１０・・データバス、１１・・ＤＯ〜Ｄ７のデータバス、１２・・Ｄ８〜Ｄ１５のデータバス、２０・・アドレスバス、３０・・制御信号バス、４０・４１・・昇順信号線、　４２・５０・・バスアクセス調停線、６１〜７２・・ドライバ／バッファ、８１・・内部データバスの下位８ビツト、８２・・内部
データバスの上位８ビツト、・昇順／降順信号線、・降順信号線、９１・・アドレス生成部、９２・・実行部、９３・・命
令デコーダ部、９４・・レジスタ部、１００・・システ
ムバス、４００．８００．１２００・・メモリ装置、４１０・・
偶数メモ’Ｊ、４２０・・奇数メモリ、４３０・・アド
レスデコーダ、５００・・昇順／降順信号線を持つシステムバス、９０
０・・システムバス、

Claims

【特許請求の範囲】システムバスを介したデータ処理に際して、該処理に係
るデータの並びが昇順であるか降順であるかを区別する
ための昇順／降順信号をシステムバスに出力する回路を
備え、システムバスの使用権を有するマスタ装置と、該マスタ装置からデータの引渡しを要求された際に、マ
スタ装置が出力した昇順／降順信号が示すデータの並び
にしてデータを出力する昇順／降順データ変換回路を備
え、システムバスの使用権を持たないスレーブ装置と、該昇順／降順信号を伝送するための昇順／降順信号線を
含むシステムバスとを備え、昇順でデータを扱う装置と、降順でデータを扱う装置と
を含む前記マスタ装置およびスレーブ装置を任意に前記
システムバスに接続して、相互にデータを転送すること
ができるように構成されたことを特徴とするシステムバ
スにより接続されたマスタ装置およびスレーブ装置を含
む情報処理装置。