JPH01240960A - Ｄｍａ転送制御回路 - Google Patents
Ｄｍａ転送制御回路Info
- Publication number
- JPH01240960A JPH01240960A JP6862188A JP6862188A JPH01240960A JP H01240960 A JPH01240960 A JP H01240960A JP 6862188 A JP6862188 A JP 6862188A JP 6862188 A JP6862188 A JP 6862188A JP H01240960 A JPH01240960 A JP H01240960A
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- Japan
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- data
- control circuit
- peripheral device
- control
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- Pending
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 47
- 230000010365 information processing Effects 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 1
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- 240000002853 Nelumbo nucifera Species 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、 ＤＭＡ転送制御回路に関し、特に、周辺装
置制御ＬＳｆの転送データ幅に比べてマイクロプロセッ
サの転送データ幅の大きいＤＭＡ転送制御回路に関する
。
置制御ＬＳｆの転送データ幅に比べてマイクロプロセッ
サの転送データ幅の大きいＤＭＡ転送制御回路に関する
。
従来の技術
従来のＤＭＡ転送制御回路においては、周辺装置制御Ｌ
ＳＩは、マイクロプロセッサバスに接続され、マイクロ
プロセッサバスのデータ幅より小さいデータ幅で主記憶
回路にデータを転送していた。
ＳＩは、マイクロプロセッサバスに接続され、マイクロ
プロセッサバスのデータ幅より小さいデータ幅で主記憶
回路にデータを転送していた。
発明が解決しようとする課題
上述したように、従来のＤＭＡ転送制御回路では、周辺
装置制御ＬＳＩから主記憶回路へのデータ転送を行う場
合に、マイクロプロセッサバスの性能を低下させるとい
う欠点がある。
装置制御ＬＳＩから主記憶回路へのデータ転送を行う場
合に、マイクロプロセッサバスの性能を低下させるとい
う欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規なりＭＡ転送制御回路
を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規なりＭＡ転送制御回路
を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るＤＭＡ転送制御
回路は、マイクロプロセッサバスの制御を行うマイクロ
プロセッサバス制御回路と、ＤＭＡ転送のために主記憶
回路のアドレスを生成するアドレスカウンタと、データ
転送数をカウントするデータカウンタと、データ転送の
ためにデータを一時保持しマイタロプロセッサバスと周
辺制御ＬＳＩとのデータ幅の変換を行うデータバッファ
と１周辺袋筒制御１．Ｓ１の制御データを一時保持する
制御データバッファと、周辺装置制御ＬＳＩを制御する
周辺装置４制御ＬＳＩ制御回路とを有している。マイタ
ロプロセッサが周辺装置制御ＬＳＩをアクセスする際に
は、制御データバッファを介して制御データの読み書き
を行う。周辺装置制御ＬＳＩよりのＤＭＡ転送要求より
周辺ｇ置からデータを読み出す際には、周辺装置制御Ｌ
ＳＩ制御回路を介してデータバッファにデータを保持し
、マイクロプロセッサバスのデータ幅だけデータがデー
タバッファに保持された時点でアドレスカウンタにより
主記憶回路のアドレスを生成し、マイクロプロセッサバ
ス制御回路を介して、データバッファのデータを主記憶
装置に書込む。
回路は、マイクロプロセッサバスの制御を行うマイクロ
プロセッサバス制御回路と、ＤＭＡ転送のために主記憶
回路のアドレスを生成するアドレスカウンタと、データ
転送数をカウントするデータカウンタと、データ転送の
ためにデータを一時保持しマイタロプロセッサバスと周
辺制御ＬＳＩとのデータ幅の変換を行うデータバッファ
と１周辺袋筒制御１．Ｓ１の制御データを一時保持する
制御データバッファと、周辺装置制御ＬＳＩを制御する
周辺装置４制御ＬＳＩ制御回路とを有している。マイタ
ロプロセッサが周辺装置制御ＬＳＩをアクセスする際に
は、制御データバッファを介して制御データの読み書き
を行う。周辺装置制御ＬＳＩよりのＤＭＡ転送要求より
周辺ｇ置からデータを読み出す際には、周辺装置制御Ｌ
ＳＩ制御回路を介してデータバッファにデータを保持し
、マイクロプロセッサバスのデータ幅だけデータがデー
タバッファに保持された時点でアドレスカウンタにより
主記憶回路のアドレスを生成し、マイクロプロセッサバ
ス制御回路を介して、データバッファのデータを主記憶
装置に書込む。
実施例
次に２本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第４図は本発明に係るＤＭＡ転送制御回路を含む情報処
理システムの一実施例を示すブロック構成図である。
理システムの一実施例を示すブロック構成図である。
第」図を参照するに、本発明に係るＤＭＡ転送制御回路
４は、マイクロプロセッサバス３（以後バスと略記する
）の制御を行うマイクロプロセッサバス制御回路７（以
後バス制御回路と略記する）と、 ＤＭＡ転送のために
主記憶回路２のアドレスを生成するアドレスカウンタ８
と、データ転送数をカラン１−するデータカウンタ９と
、データ転送のためにデータを一時保持し、バス３と周
辺装置制御ＬＳＩ５（以後周辺ＬＳＩと略記する）との
データ幅の変換を行うデータバッファ１０と１周辺ＬＳ
Ｉ５の制御データを一時保持する制御データバッファ１
１と１周辺ＬＳＩ５を制御する周辺装置制御ＬＳＩ制御
回路１２（以後周辺ＬＳＩ制御回路と略記する）とを含
む。マイクロプロセッサ１と主記憶回路２とＤＭＡ転送
制御回路４は、バス３を介して相互に接続されている。
４は、マイクロプロセッサバス３（以後バスと略記する
）の制御を行うマイクロプロセッサバス制御回路７（以
後バス制御回路と略記する）と、 ＤＭＡ転送のために
主記憶回路２のアドレスを生成するアドレスカウンタ８
と、データ転送数をカラン１−するデータカウンタ９と
、データ転送のためにデータを一時保持し、バス３と周
辺装置制御ＬＳＩ５（以後周辺ＬＳＩと略記する）との
データ幅の変換を行うデータバッファ１０と１周辺ＬＳ
Ｉ５の制御データを一時保持する制御データバッファ１
１と１周辺ＬＳＩ５を制御する周辺装置制御ＬＳＩ制御
回路１２（以後周辺ＬＳＩ制御回路と略記する）とを含
む。マイクロプロセッサ１と主記憶回路２とＤＭＡ転送
制御回路４は、バス３を介して相互に接続されている。
周辺装置６は１周辺ＬＳＩ５を介してＤＭＡ転送制御回
路４に接続されている。通常１周辺ＬＳＩ５のデータ幅
はハス３のデータ幅に比へて小さいために、ハス３に周
辺しＳＩ５を接続して１周辺ＬＳＩ５からのデータ幅の
ままバス３を介して主記憶回路２とのデータ転送を行う
と、バス３の性能を低下させることになる。
路４に接続されている。通常１周辺ＬＳＩ５のデータ幅
はハス３のデータ幅に比へて小さいために、ハス３に周
辺しＳＩ５を接続して１周辺ＬＳＩ５からのデータ幅の
ままバス３を介して主記憶回路２とのデータ転送を行う
と、バス３の性能を低下させることになる。
周辺ＬＳＩ５よりのＤＭＡ転送要求により周辺装置６か
らデータを読み出す処理において１周辺装置６から読み
出されたデータは、周辺しＳＩ５と周辺ＬＳＩ制御回路
１２を介して、データバッファ１０に保持される。この
データがバス３のデータ幅だけデータバッファ１０に保
持された時点で、アドレスカウンタ８により主記憶回路
２のアドレスを生成し、バス制御回路７を介してデータ
バッファ１０のデータを主記憶回路２に書込む。
らデータを読み出す処理において１周辺装置６から読み
出されたデータは、周辺しＳＩ５と周辺ＬＳＩ制御回路
１２を介して、データバッファ１０に保持される。この
データがバス３のデータ幅だけデータバッファ１０に保
持された時点で、アドレスカウンタ８により主記憶回路
２のアドレスを生成し、バス制御回路７を介してデータ
バッファ１０のデータを主記憶回路２に書込む。
マイクロプロセッサ１が周辺ＬＳＩ５をアクセスする際
には制御データバッファ１１を介して制御データの読み
書きを行う。
には制御データバッファ１１を介して制御データの読み
書きを行う。
発明の詳細
な説明したように１本発明のＤＭＡ転送制御回路によれ
ば、ハート量の増加を最小にして、マイクロプロセッサ
バスの性能を低下させることなく。
ば、ハート量の増加を最小にして、マイクロプロセッサ
バスの性能を低下させることなく。
周辺装置とのデータ転送を行うことが可能である。
第１図は本発明に係るＤＭＡ転送制御回路を含むデータ
処理システムの一実施例を示すブロック構成図である。 １００．マイクロプロセッサ、２０９．主記憶回路、３
００．マイクロプロセッサバス、４．、。 ＩＪＭＡ転送制御回路、５３１０周辺装置制御Ｌ制御、
６゜９０周辺装置、７０１．マイクロプロセッサバス制
御回路、８０６．アドレスカウンタ、９０．。 データカウンタ、ｉｏ、 、 、データバッファ、１１
．。 、制御データバッファ、１２． 、 、周辺装置制御Ｌ
ＳＩ制御回路
処理システムの一実施例を示すブロック構成図である。 １００．マイクロプロセッサ、２０９．主記憶回路、３
００．マイクロプロセッサバス、４．、。 ＩＪＭＡ転送制御回路、５３１０周辺装置制御Ｌ制御、
６゜９０周辺装置、７０１．マイクロプロセッサバス制
御回路、８０６．アドレスカウンタ、９０．。 データカウンタ、ｉｏ、 、 、データバッファ、１１
．。 、制御データバッファ、１２． 、 、周辺装置制御Ｌ
ＳＩ制御回路
Claims (1)
- マイクロプロセッサ、主記憶回路、マイクロプロセッサ
バス、ＤＭＡ転送制御回路、周辺装置制御ＬＳＩおよび
周辺装置を含む情報処理システムにおいて、前記マイク
ロプロセッサ、前記主記憶回路および前記ＤＭＡ転送制
御回路は前記マイクロプロセッサバスに接続され、前記
ＤＭＡ転送制御回路は、前記マイクロプロセッサバスの
制御を行うマイクロプロセッサバス制御回路と、ＤＭＡ
転送のために前記主記憶回路のアドレスを生成するアド
レスカウンタと、データ転送数をカウントするデータカ
ウンタと、データ転送のためにデータを一時保持し前記
マイクロプロセッサバスと前記周辺装置制御ＬＳＩとの
データ幅の変換を行うデータバッファと、前記周辺装置
制御ＬＳＩの制御データを一時保持する制御データバッ
ファと、前記周辺装置制御ＬＳＩを制御する周辺装置制
御ＬＳＩ制御回路とを有し、前記マイクロプロセッサが
前記周辺装置制御ＬＳＩをアクセスする際には前記制御
データバッファを介して制御データの読み書きを行い、
前記周辺装置制御ＬＳＩよりのＤＭＡ転送要求により前
記周辺装置からデータを読み出す際には前記周辺装置制
御ＬＳＩ制御回路を介して前記データバッファにデータ
を保持し、前記マイクロプロセッサバスのデータ幅だけ
データが前記データバッファに保持された時点で前記ア
ドレスカウンタにより前記主記憶回路のアドレスを生成
し、前記マイクロプロセッサバス制御回路を介して前記
データバッファのデータを前記主記憶装置に書込むこと
を特徴とするＤＭＡ転送制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6862188A JPH01240960A (ja) | 1988-03-23 | 1988-03-23 | Ｄｍａ転送制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6862188A JPH01240960A (ja) | 1988-03-23 | 1988-03-23 | Ｄｍａ転送制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01240960A true JPH01240960A (ja) | 1989-09-26 |
Family
ID=13379010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6862188A Pending JPH01240960A (ja) | 1988-03-23 | 1988-03-23 | Ｄｍａ転送制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01240960A (ja) |
-
1988
- 1988-03-23 JP JP6862188A patent/JPH01240960A/ja active Pending
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