JPH033416A - 信号レベル変換器を具える集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（技術分野） 本発明は、制御電圧の制御の下で、入力端子に第１およ
び第２極値（ｅｘｔｒｅｎ＋ｅ　ｖａｌｕｅ）を持つ入
力信号電圧を有する入力信号を、出力端子に第３および
第４極値を持つ出力信号電圧を有する出力信号に変換す
る変換器を具える集積回路であって、該集積回路が、 一第１電源端子に接続された駆動トランジスタの電流チ
ャネルを含む電流通路と第２電源端子に接続された制御
可能な負荷を具えるバッファーであって、入力端子が駆
動トランジスタの制御電極に連結され、出力端子が負荷
と駆動トランジスタの間の電流通路に連結されるもの、
−もし入力信号電圧が実質的に制御電圧に等しいなら、
出力信号電圧が実質的に基準電圧に等しくなるように、
制御電圧と基準電圧双方の制御の下で負荷を制御する制
ｉ′ｎ回路、 を具えている。 （背景技術） そのような集積回路は国際公開第一０８９１００３６２
号公報、ｒ　ＣＭＯＳ人力バッファー受信機回路（ＣＭ
ＯＳｉｎｐｕｔ　ｂｕｆｆｅｒ　ｒｅｃｅｉｖｅｒ　ｃ
ｉｒｃｕｉｔ　）　Ｊから既知である。相互に独立な制
御電圧と基準電圧に基づいて、制御回路はバッファーの
トリップ点（ｔｒｉｐｐｏｉｎｔ　）が固定されている
ことを保証するよう負荷を調節する。スイッチング要素
は負荷と駆動トランジスタを持つバッファーを具えるの
みである。 そのような回路の欠点は入力における信号遷移の到着と
出力におけるそれらの対応する出現との間に遅延が存在
することであり、それはクロック周波数が絶えず増大す
る傾向が既知の回路の適用をかなり制限するという観点
からそうである。 （発明の開示） 本発明の目的は特に入力と出力の遷移間の遅延を低減す
ることである。 このために、冒頭の記事で説明された集積回路は、バッ
ファー中の負荷と駆動トランジスタが相互に反対の態様
（ｎ＋ｕｔｕａｌｌｙ　ｏｐｐｏｓｅｄ　ｍａｎｎｅｒ
）で制御可能であり、キャパシタンスが負荷の制御端子
と入力端子の間に挿入されていることを特徴としている
。 入力端子と制御端子の間の容量性結合のために、負荷は
入力電圧トランジスタの場合に積極的に制御される。駆
動トランジスタと負荷が相互に反対の態様で制御できる
ために、出力端子上の電圧は容量性結合の無い場合より
もさらに急速に応答するであろう。 本発明による集積回路の別の実施例では、制御回路が、 一第１電源端子に接続された第２駆動トランジスタの電
流チャネルを含む電流通路と第２電源端子に接続された
制御可能な第２負荷を具える第２バッファーであって、
第２駆動トランジスタが制御電圧により制御可能である
もの、−基準電圧と第２バツフブーの出力電圧との間の
差に依存して第１および第２負荷を制御する差分増幅器
、 を具えるものにおいて、 制御端子と差分増幅器の間に抵抗が挿入されていること
を特徴としている。 特にこの抵抗は制御端子における電圧変動が差分増幅器
の低い出力インピーダンスを介して電源に直接消失しな
いことを保証している。さらに、キャパシタンスと抵抗
により形成された組合せは位相補償によりフィードバッ
クループの安定性を増大する。 少なくとも制御電圧あるいは基準電圧が制御できる実施
例は広い分野の適用を見いだすことができる。例えば、
ＣＭＯＳ技術で構成された本発明による全く同一の集積
回路は以下のタイプ、すなわちＥＣＬレベル、ＴＴＬレ
ベル、５−ＴＴＬレベル、Ｉ２Ｌレベルの少なくとも１
つの論理信号を制御電圧と基準電圧の適応によりＣＭＯ
Ｓレベルに変換するのに適している。 本発明による集積回路の別の実施例は、それがＣＭＯＳ
　ＳＲＡＭを具え、ＣＭＯＳ変換器はその入力に接続さ
れていることを特徴としている。変換器が例えばＥＣＬ
信号をＣＭＯＳレベルに変換するのに適している場合に
ＳＲＡＭが実現され、それは（高速）　ＥＣＬ回路と直
接協働でき、かつそれはＣＭＯＳ回路の性質に従って低
いエネルギー消費と高い充填密度（ｐａｃｋｉｎｇ　ｄ
ｅｎｓｉｔｙ）を有している０例えばＣＭＯＳゲートア
レイとそのような変換器の組合せは同様な利点を提供す
る。 添付図面を参照して今後本発明の詳細な説明する。 （実施例） 第１ａ図は従前の技術による集積回路の一実施例を示し
ている。 この回路はＮＭＯＳタイプの駆動トランジスタ１２とＰ
ＭＯＳタイプの負荷トランジスタ１４を持つインバータ
ー回路１０を具えている。インバーター回路１０の入力
１６は入力信号ＶＩＮを受信し、その信号電圧は例えば
ｖＡとＶ、のような所定の２つの値の間にある。例えば
、もし■、がＥＣＬレベルの論理信号であるなら、■、
とＶ、はそれぞれＶ、。以下０．９５■と■。、以下１
．７■に等しい。出力端子１８における出力信号■。８
□は入力信号ＶＩＮの瞬時値を示すが、しかしそれはＣ
ＭＯＳレベルに変換されたその変形（ｖｅｒｓｉｏｎ）
を表している。 入力信号■、の出力信号ｖｏｕｔへの最適変換に対して
、入力信号ｖ０が■、とＶｍの間のほぼ中間（ｈａｌｆ
ｗａ３１）にある場合にＶ　０１７？が近催的にＶＩＩ
Ｄと■８．の間のほぼ中間に位置されることが特に必要
である。そのために、回路は制御人力２２における制御
電圧■、に依存して負荷トランジスタ１４を通る電流を
制御する制御回路２０を備えている。 制御回路２０はそれぞれＮＭＯＳタイプとＰＭＯＳタイ
プである駆動トランジスタ３２と負荷トランジスタ３４
を持つ第２インバーター回路３０を具えており、負荷ト
ランジスタ３４はネガティブフィードバックループによ
り制御されている。このフィードバックループは差分増
幅器４０を具え、その非反転入力は第２インバーター回
路３０の出力３８に接続され、反転入力は基準電圧Ｖ　
ＩＩＥＦを受信するために電圧分割器５０に接続されて
おり、上記の増幅器４０の出力は負荷トランジスタ１４
と３４の相互接続されたゲート電極に接続されている。 所与の制御電圧ＶＣと所与の基準電圧Ｖ　ＲｔＦに対し
て、差分増幅器４０は負荷トランジスタ３４を通る電流
を制御し、従って出力３８上の電圧は実質的にＶ　ＲＥ
Ｆに等しい。負荷トランジスタ１４は負荷トランジスタ
３４と同じ制御電圧を受信する。幾何学的スケールファ
クターを別としてインバーター回路１０と３０の構造が
同じであると仮定する。その場合に、インバーター回路
１０の出力電圧■。ｕｔはもし入力電圧ＶＩＮが実質的
に制御電圧■ｃに等しいならば実質的に基準電圧■□、
に等しいであろう。例えば、制御電圧■。 が近似的にｖｎｎ以下１．３２Ｖの値に調整される場合
、ＣＭＯＳレベルへのＥＣＬ信号の入力バッファーが実
現される。 第１ｂ図は既知の集積メモリ回路の変形を示し、この回
路では電源電圧■ＤＤとＶＳＩ＋ならびにＰＭＯ５）ラ
ンリスタとＮＭＯＳ　ｌ−ランリスタは交替されている
。 第１インバーター回路１０の駆動トランジスタ２１２は
ＰＭＯＳタイプであり、かつ入力端子２１６で入力端子
ＶＩＮを受信する。第２インバーター回路３０において
、ＰＭＯＳトランジスタ２３２は制御端子２２２を介し
て制御電圧Ｖ、を受信する。ＮＭＯＳ負荷トランジスタ
２１４と２３４はフィードバックトランジスタ増幅器４
０によって制御されている。第１ａ図を参照して既に説
明されたように、出力端子２１８における出力電圧ｖ０
υｉはもし入力電圧ＶＩＮが実質的に制御電圧Ｖｃに等
しいなら実質的に基準電圧■■Ｆに等しい。この実施例
はもし信号電圧ＶＩＮの最低の極値が第１ａ図のＮＭＯ
Ｓ　）ランリスタ１２のしきい値以下ならば第１ａ図に
示された実施例よりも好ましい。もしこれがなおそのケ
ースであるならば、少なくとも出力信号Ｖ。ｕｔの歪み
が起こり、そして多分情報を失うであろう。同様な考察
はもし信号電圧ＶＩＮの最高の限界値が■。マイナス駆
動トランジスタ２１２のしきい値とｖａｎの間の電圧範
囲内にあるなら、第１ｂ図に示された実施例に必要な変
更を加えて（ｓ＋ｕｔａｔｉｓ　ｍｕｔａｎｄｉｓ）良
好である。 例えば、Ｖ　、、（７）上０．２ＶとＶｓｓ（’）上２
．５Ｖ（７）論理値を有する論理ＴＴＬがＶＩＮに対し
て選ばれ、かつ■。がＶ　５ｓ（７）上１．３５Ｖニ調
整さレルなら、ＣＭＯＳレベルへのＴＴＬ信号の入力バ
ッファーが実現される。特に集積回路が構成できる技術
（ＣＭＯＳ、　ＮＭＯＳ、バイポーラ−１？１ＥＳＦＥ
Ｔ等）に依存して、前述のことは異なる論理ファミリー
の信号の変換（ＣＭＯＳ、ＴＴＬ　、　５−ＴＴＬ　、
ＥＣＬ　、　Ｉ２Ｌ等）に原理的に使用できる。同様に
、前述のことはまた小さいオフセットを有する比較器の
実現にも使用できる。 ｌヱ亘皿！星皿 第２図は本発明による集積回路の第２の回路線図を示し
、これは−例として前の図と同様にＣＭＯＳ技術により
構成されている。前の図の部品と要素に対応する参照記
号は同一であるかあるいはそれに対応している。 第２図に示された回路は第１図に示されたものと次の点
で異なっている。すなわち、キャパシタンス２５がイン
バーター回路１０の駆動トランジスタ１２と負荷トラン
ジスタ１４のゲート電極の間に追加され、かつ抵抗２７
が負荷トランジスタ１４と差分増幅器４０のゲート電極
の間に追加されている。トランジスタ１２と１４のゲー
ト電橿間の容量性結合は人力１６における入力信号■、
の電圧レベルの遷移の間に負荷トランジスタ１４の能動
制御（ａｃｔｉｖｅ　ｃｏｎｔｒｏｌ）を与える。従っ
て、この実施例は前の図に示されたものより高速である
。特に抵抗２７は差分増幅器４０の（非常に低い）出力
インピーダンスを介して負荷トランジスタのゲート電極
における電圧変動が電源で直ちに消失することを防ぐた
めに用意されている。抵抗２７は制御電圧■ｃが一定の
ままである限り負荷トランジスタ１４の直流バイアスに
影響を及ぼさない。キャパシタンス２５と抵抗２７によ
り形成された組合せはまた不安定性の生起を防ぐために
前述のフィードバックループの位相補償として作用する
。そのような不安定性はフィードバックループが位相シ
フト効果を有する要素を含むという理由で重大な問題を
生じる。フィードバックは増幅器の出力と、制御可能な
負荷として使用されるトランジスタのゲートとの間にタ
ップされる。これらのゲートは容量性負荷を形成し、増
幅器の出力抵抗と組合わされて位相シフトを引き起こす
。 もし第１ａ図と第２図の回路において■。が（１／２）
　　（Ｖｏｎ−Ｖｓｓ）より大きくかつ第１ｂ図に示さ
れた回路においてＶｃが（１／２）　　（Ｖ　ｎｏ　　
Ｖ　ｓｓ）より小さいなら、示された回路のゲート遅延
は通常のＣＭＯＳインバーター回路のゲート遅延より小
さいことに注意すべきである。特にこれは駆動トランジ
スタ１２と負荷トランジスタ１４の相互に無関係なバイ
アスのために、直流成分に関する限り、そのバイアスは
ゲート・ソース電圧の和を通常のＣＭＯＳインバーター
回路の場合よりもかなり大きくすることができる。この
ことは同じトランジスタから構成された通常のＣＭＯＳ
ゲートと比較して回路のより大きいトランスコンダクタ
ンスを意味している。 トランジスタ線図 第３図は第２図に示された回路の具体化の一例のトラン
ジスタ線図（ｔｒａｎｓｉｓｔｏｒ　ｄｉａｇｒａｍ）
を示している。前の図の部品と要素に対応する参照記号
は再び同一であるかあるいはそれに対応している。 差分増幅器４０は負荷として電流ミラー４４を持つトラ
ンジスタ差分ペアー４２を具えている。差分増幅器４０
の１つの入力はインバーター回路３０の出力に接続され
、別の入力は電圧分割器５０に接続され、電圧分割器５
０はその入力と出力が相互接続されている標準Ｃ？ＩＯ
Ｓインバーターゲートを具えている。 インピーダンス２７はＰＭＯＳトランジスタとＮＭＯ３
ｌ−ランリスタの電流チャネルの並列結合を具え、その
ゲート電極はＶＳＳと■。。に接続された電源端子にそ
れぞれ接続されでいる。良く知られているように、この
並列結合の使用はしきい値損失の生起を防いでいる。回
路の出力で電圧スイングを増大する追加のインバーター
回路６０がまたインバーター回路１０の出力１日に接続
されている。０．６ｎｓのゲート遅延と１．１ｍＡの電
力消費は、４．５ｖ±５％の電源（Ｖｎｏ　　Ｖｓｓ）
によるＥＣＬからＣＭＯＳへの変換およびＯ度Ｃから１
２５度Ｃの温度範囲に対して、サブミクロンＣＭＯＳプ
ロセスで実現されたトランジスタ線図に示されたような
回路で実験的に決定されている。 １ｊ己ＵＬ路 第４図は本発明による集積回路の使用の一例を示してい
る。０■と−４，５■のＥＣＬレベル電源電圧にそれぞ
れ接続されている電源端子１０２と１０４を持つＩＣ１
００が示されている。ＩＣ１００は端子１０２と１０４
の間に接続されているＣＭＯＳ−３ＲＩＩ？ｌ　１１０
を具えている。通信に対して、従って信号のレベル適応
に対して、ＥＣＵ　レベル信号をＣＭＯＳレベルに変換
しかつＣＭＯＳレヘル信号をＥＣＬ　レベルにそれぞれ
変換する入カバソファ−１２０と出力バッファ−１３０
が備えられている。ＩＣ１００は実行可能なデータ伝達
ルートを示す破線の矢印によって示されたようにＥＣＬ
レベルで動作する（示されていない）データ処理回路を
また備えている。 そのような構成はＣＭＯＳ−ＳＲＡＭの低エネルギー消
費とＥＣＬシステムの高データ処理速度を結合し、ＩＣ
１００は十分ＥＣＬと両立可能である。入力バッファ−
１２０は例えば第３図に示された回路を具えている。 ４）

【図面の簡単な説明】

第１ａ図は従前の技術による回路を示し、第１ｂ図は第
１ａ図の変形を示し、 第２図は本発明による集積回路の一実施例を示し、 第３図は第２図の実施例を例示するトランジスタ線図を
示し、 第４図は本発明によるメモリ回路の一例を示している。 １０・・・インバーター回路 １２・・・駆動トランジスタ １４・・・負荷トランジスタ １６・・・入力 １８・・・出力端子 ２０・・・制御回路 ２２・・・制御入力 ２５・・・キャパシタンス ２７・・・抵抗あるいはインピーダンス３０・・・第２
インバーター回路 ３２・・・駆動トランジスタ ３４・・・負荷トランジスタ ３８・・・出力 ４０・・・差分増幅器 ４２・・・トランジスタ差分ペアー ４４・・・電流ミラー ５０・・・電圧分割器 ６０・・・インバーター回路 １００・・・ＩＣ １０２）１０４・・・電源端子 １１０・・・ＣＭＯＳ−３ＲＡＭ １２０・・・入力バッファー １３０・・・出力バッファー ２１２・・・駆動トランジスタ ２１４）２３４・・・ＮＭＯＳ負荷トランジスタ２１６
・・・入力端子 ２１８・・・出力端子 ２２２・・・制御端子 ２３２・・・ＰＭＯ３）ランジスタ

Claims (1)

1. 【特許請求の範囲】 １）制御電圧の制御の下で、入力端子に第１および第２
   極値を持つ入力信号電圧を有する入力信号を、出力端子
   に第３および第４極値を持つ出力信号電圧を有する出力
   信号に変換する変換器を具える集積回路であって、該集
   積回路が、 −第１電源端子に接続された駆動トランジスタの電流チ
   ャネルを含む電流通路と第２電 源端子に接続された制御可能な負荷を具え るバッファーであって、入力端子が駆動ト ランジスタの制御電極に連結され、出力端 子が負荷と駆動トランジスタの間の電流通 路に連結されるもの、 −もし入力信号電圧が実質的に制御電圧に等しいなら、
   出力信号電圧が実質的に基準電 圧に等しくなるように、制御電圧と基準電 圧双方の制御の下で負荷を制御する制御回 路、 を具えるものにおいて、 バッファー中の負荷および駆動トランジス タが相互に反対の態様で制御可能であり、キャパシタン
   スが負荷の制御端子と入力端子との間に挿入されている
   ことを特徴とする集積回路。 ２）制御回路が、 −第１電源端子に接続された第２駆動トランジスタの電
   流チャネルを含む電流通路と第 ２電源端子に接続された制御可能な第２負 荷を具える第２バッファーであって、第２ 駆動トランジスタが制御電圧により制御可 能であるもの、 −基準電圧と第２バッファーの出力電圧との間の差に依
   存して第１および第２負荷を制 御する差分増幅器、 を具えるものにおいて、 制御端子と差分増幅器の間に抵抗が挿入さ れていることを特徴とする請求項１に記載の集積回路。 ３）第２駆動トランジスタと第２負荷がそれぞれ第１駆
   動トランジスタと第１負荷のコピーであることを特徴と
   する請求項２に記載の集積回路。 ４）第２バッファーが第１バッファーのコピーであるこ
   とを特徴とする請求項３に記載の集積回路。 ５）少なくとも制御電圧あるいは基準電圧が制御可能で
   あることを特徴とする請求項１に記載の集積回路。 ６）いくつかの変換器が共通に単一制御回路を具える請
   求項１から４のいずれか１つに記載の集積回路。 ７）ＣＭＯＳ技術で構成され、かつＥＣＬレベル、ＴＴ
   Ｌレベル、Ｓ−ＴＴＬレベル、Ｉ＾２Ｌレベルの少なく
   とも１つの論理入力信号をＣＭＯＳレベルに変換するの
   に適している請求項１から６のいずれか１つに記載の集
   積回路。 ８）入力側で少なくとも１つの変換器に連結されている
   ＣＭＯＳ−ＳＲＡＭを具える請求項７に記載の集積回路
   。 ９）入力側で少なくとも１つの変換器に連結されている
   ＣＭＯＳゲートアレイを具える請求項７に記載の集積回
   路。 １０）比較器として使用するのに適している請求項１か
   ら５のいずれか１つに記載の集積回路。