JPH0334185A - アドレス修飾可能なメモリアレイ - Google Patents
アドレス修飾可能なメモリアレイInfo
- Publication number
- JPH0334185A JPH0334185A JP1167817A JP16781789A JPH0334185A JP H0334185 A JPH0334185 A JP H0334185A JP 1167817 A JP1167817 A JP 1167817A JP 16781789 A JP16781789 A JP 16781789A JP H0334185 A JPH0334185 A JP H0334185A
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- JP
- Japan
- Prior art keywords
- address
- data
- period
- decoder
- timing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発＋はワード線を選択するデコーダとビット線を選
択するデコーダ（いわゆるＸ−Ｙデコード）を有するメ
モリアレイに関するものである。
択するデコーダ（いわゆるＸ−Ｙデコード）を有するメ
モリアレイに関するものである。
〔従来の技術Ｊ
第３図は従来のメモリアレイのメモリアドレスのアドレ
ス修飾を説明する図で、図にかいて、（１）はプロセッ
サが出力するアドレスを保持するアドレスレジスタ、伐
）はアドレス修飾の内容に相当するディスプレースメン
トを保持する修飾レジスタ、（３）はアドレスレジスタ
（１）の内容と修飾レジスタ伐）の内容を加算しく修飾
された）アドレスを生成する加算回路、（ωは修飾され
たアドレスを伝播するアドレス線、（５）はＹデコーダ
、（６）はＹデコーダ（５）で選択的に駆動されるワー
ド線、（７）はＸデコーダ、（８）はＸデコーダ（７）
で選択されるビット線、（９）はメモリアレイ、（１０
）はワード＃ｉ （６）とビット線（８）の交点で、読
み出しまたは書き込みのために選択されたビットを示し
ている。
ス修飾を説明する図で、図にかいて、（１）はプロセッ
サが出力するアドレスを保持するアドレスレジスタ、伐
）はアドレス修飾の内容に相当するディスプレースメン
トを保持する修飾レジスタ、（３）はアドレスレジスタ
（１）の内容と修飾レジスタ伐）の内容を加算しく修飾
された）アドレスを生成する加算回路、（ωは修飾され
たアドレスを伝播するアドレス線、（５）はＹデコーダ
、（６）はＹデコーダ（５）で選択的に駆動されるワー
ド線、（７）はＸデコーダ、（８）はＸデコーダ（７）
で選択されるビット線、（９）はメモリアレイ、（１０
）はワード＃ｉ （６）とビット線（８）の交点で、読
み出しまたは書き込みのために選択されたビットを示し
ている。
次にアドレス修飾を行なって読み出しを行なう場合の動
作を説明する。この場合の動作経通を示すのが第４図で
ある。図にはプロセッサ（ＣＰＵ ）が発生したアドレ
スレジスタ（１）の波形、修飾された後のアドレス線（
４）の波形、ワード線（６）の波形、ビット線（８〉の
波形、Ｘデコーダ（７）で選択されたデータ（読み出し
出力）の波形を示しており、各々斜線部は有効データを
示している。
作を説明する。この場合の動作経通を示すのが第４図で
ある。図にはプロセッサ（ＣＰＵ ）が発生したアドレ
スレジスタ（１）の波形、修飾された後のアドレス線（
４）の波形、ワード線（６）の波形、ビット線（８〉の
波形、Ｘデコーダ（７）で選択されたデータ（読み出し
出力）の波形を示しており、各々斜線部は有効データを
示している。
タイミングＡでアドレスが確定すると、加算回路（３）
によりアドレスとディスプレースメントを加算して修飾
されたアドレス（４）を発生する。この加算に必要な時
間が期間Ａである。修飾されたアドレスはＹデコーダ（
５）に伝達され、期間Ｂの遅れでワード線（６）のデー
タが確定する。ワード線（６）のデータが確定すると、
ビット線を動かすのに必要な遅れ時間ｃ期間Ｃ）の後に
ビット線のデータが確定する。Ｘデコーダ（７）でデー
タ選択するのに必要な遅れ時間（期間Ｄ）の後にタイミ
ングＢで読み出しデータが確定する。
によりアドレスとディスプレースメントを加算して修飾
されたアドレス（４）を発生する。この加算に必要な時
間が期間Ａである。修飾されたアドレスはＹデコーダ（
５）に伝達され、期間Ｂの遅れでワード線（６）のデー
タが確定する。ワード線（６）のデータが確定すると、
ビット線を動かすのに必要な遅れ時間ｃ期間Ｃ）の後に
ビット線のデータが確定する。Ｘデコーダ（７）でデー
タ選択するのに必要な遅れ時間（期間Ｄ）の後にタイミ
ングＢで読み出しデータが確定する。
以上タイミングＡからタイミングＢまでの時間が、アド
レス修飾を行なってデータを読み出す場合の所要時間（
アク七゛スタイム）である。
レス修飾を行なってデータを読み出す場合の所要時間（
アク七゛スタイム）である。
なか、期間Ｂ十期間Ｃ十期間りはアドレス修飾を行なわ
ない場合、すなわち通常のアクセスタイムに相当する。
ない場合、すなわち通常のアクセスタイムに相当する。
〔発明が解決しようとする課題］
従来のメモリアレイは以上のように構成されていたので
、アドレスの修飾を行なってからメモリアレイを駆動す
るのに通常のデータ読み出しに比べ所要時間が長くなる
という課題があったＧこの発明は上記のような課題を解
決するためになされたもので、アドレス修飾しても通常
のデータ読み出しと同一の所要時間でデータを読み出す
ことができるアドレス修飾可能なメモリアレイを得るこ
とを目的とする。
、アドレスの修飾を行なってからメモリアレイを駆動す
るのに通常のデータ読み出しに比べ所要時間が長くなる
という課題があったＧこの発明は上記のような課題を解
決するためになされたもので、アドレス修飾しても通常
のデータ読み出しと同一の所要時間でデータを読み出す
ことができるアドレス修飾可能なメモリアレイを得るこ
とを目的とする。
（１１題を解決するための手段Ｊ
この発明に係るアドレス修飾可能なメモリアレイは、Ｘ
デコーダに入力されるアドレスのみを選択的に修飾する
構成とすることによυ、アドレス修飾とメモリアレイの
駆動を並行して行なうようにしたものである。
デコーダに入力されるアドレスのみを選択的に修飾する
構成とすることによυ、アドレス修飾とメモリアレイの
駆動を並行して行なうようにしたものである。
〔作用Ｊ
この発明にかけるアドレス修飾可能なメモリアレイは、
Ｙデコーダに対してアドレス修飾を行なわないためアド
レス確定後ただちにＹデコーダの駆動を開始し、ワード
線の駆動、ビット線の駆動を行ない、この間に並行して
Ｘデコーダに入力するアドレスの修飾を行ない、修飾さ
れたアドレスに従ってＸデコーダでビット線を選択する
。
Ｙデコーダに対してアドレス修飾を行なわないためアド
レス確定後ただちにＹデコーダの駆動を開始し、ワード
線の駆動、ビット線の駆動を行ない、この間に並行して
Ｘデコーダに入力するアドレスの修飾を行ない、修飾さ
れたアドレスに従ってＸデコーダでビット線を選択する
。
Ｘ−Ｙデコードの場合、例えばＸデコードに３ビツトを
割少ふると８種（＝２”！１）のデータがビット線に出
力され、この中のひとつがＸデコーダにより選択される
。
割少ふると８種（＝２”！１）のデータがビット線に出
力され、この中のひとつがＸデコーダにより選択される
。
（実施例］
以下、この発明の一実施例を図について説明する。第１
図にかいて、（１）はプロセッサが出力するアドレスを
保持するアドレスレジスタ、（２）はアドレス修飾の内
容に相当するデイスデＶ−スメントを保持する修飾レジ
スタである。アドレスレジスタ（１）の下位のビットは
アドレス線（１１）を介して！デコーダ（５）に直接接
続される。アドレスレジスタ（１）の上位のビットと修
飾レジスタ（２）の内容は加算回路（３）で加算される
。この加算結果生成された（修飾された）アドレスはア
ドレス線（４）を介してＸデコーダ（７）に接続される
。（６）は！デコーダ（５）で選択的に駆動されるワー
ド線、（８）はＸデコーダ（７）で選択されるビット線
、（９）はメモリアレイ、（１０）はワード線（６）と
ビット線（８）の交点であυ、読み出しまたは書き込み
のために選択されたビットを示している。
図にかいて、（１）はプロセッサが出力するアドレスを
保持するアドレスレジスタ、（２）はアドレス修飾の内
容に相当するデイスデＶ−スメントを保持する修飾レジ
スタである。アドレスレジスタ（１）の下位のビットは
アドレス線（１１）を介して！デコーダ（５）に直接接
続される。アドレスレジスタ（１）の上位のビットと修
飾レジスタ（２）の内容は加算回路（３）で加算される
。この加算結果生成された（修飾された）アドレスはア
ドレス線（４）を介してＸデコーダ（７）に接続される
。（６）は！デコーダ（５）で選択的に駆動されるワー
ド線、（８）はＸデコーダ（７）で選択されるビット線
、（９）はメモリアレイ、（１０）はワード線（６）と
ビット線（８）の交点であυ、読み出しまたは書き込み
のために選択されたビットを示している。
次１に、アドレス修飾を行なって読み出しを行なう場合
の動作を説明する。この場合の動作経過を示すのが第２
図である。図にはプロセッサ（ＣＰＵ）が発生したアド
レスレジスタ（１）［（１１） ）の波形、修飾された
後のアドレスＭ（４）の波形、ワード線（６）の波形、
ビット線（８）の波形、Ｘデコーダ（７）で選択された
データ（読み出し出力）の波形を示してかυ、各々斜線
部は有効データを示している。
の動作を説明する。この場合の動作経過を示すのが第２
図である。図にはプロセッサ（ＣＰＵ）が発生したアド
レスレジスタ（１）［（１１） ）の波形、修飾された
後のアドレスＭ（４）の波形、ワード線（６）の波形、
ビット線（８）の波形、Ｘデコーダ（７）で選択された
データ（読み出し出力）の波形を示してかυ、各々斜線
部は有効データを示している。
タイミングＡでアドレスが確定すると、加算回路（３）
によりアドレスの上位ビットとディスプレースメントを
加算する。この加算に必要な時間が期間＾である。一方
、アドレスが確定するとただちにＹデコーダ（５）が動
作を開始するため、タイミングＡから期間Ｂの遅れでワ
ード線（６）のデータが確定し、さらに期間Ｃの遅れで
ビット線のデータが確定する。Ｘデコーダσ）でデータ
選択するのに必要な遅れ時間（期間Ｄ）の後にタイミン
グＢで読み出しデータが確定する。以上、タイミングＡ
からタイミングＢｔでの時間が、アドレス修飾を行なっ
てデータを読み出す場合の所要時間（アクセスタイム）
であるが、この所要時間は期間Ｂ十期間Ｃ十期間りすな
わち通常のアクセスタイムになる。
によりアドレスの上位ビットとディスプレースメントを
加算する。この加算に必要な時間が期間＾である。一方
、アドレスが確定するとただちにＹデコーダ（５）が動
作を開始するため、タイミングＡから期間Ｂの遅れでワ
ード線（６）のデータが確定し、さらに期間Ｃの遅れで
ビット線のデータが確定する。Ｘデコーダσ）でデータ
選択するのに必要な遅れ時間（期間Ｄ）の後にタイミン
グＢで読み出しデータが確定する。以上、タイミングＡ
からタイミングＢｔでの時間が、アドレス修飾を行なっ
てデータを読み出す場合の所要時間（アクセスタイム）
であるが、この所要時間は期間Ｂ十期間Ｃ十期間りすな
わち通常のアクセスタイムになる。
なお、上記実施例ではメモリアレイの種類を特定しなか
ったが、Ｒｏｌｇ（読み出し専用メモリ）、ｐＡ＆ｉ（
レジスタファイ〃を含む）いずれにも適用可能である。
ったが、Ｒｏｌｇ（読み出し専用メモリ）、ｐＡ＆ｉ（
レジスタファイ〃を含む）いずれにも適用可能である。
〔発明の効果Ｊ
以上のようにこの発明によれば、アドレス修飾とメモリ
アレイの駆動を並行して行なう様にしたので、アドレス
修飾しても通常のデータ読み出しと同一の所要時間でデ
ータを読み出すことができるという効果がある。
アレイの駆動を並行して行なう様にしたので、アドレス
修飾しても通常のデータ読み出しと同一の所要時間でデ
ータを読み出すことができるという効果がある。
第１図はこの発明の一実施例によるメモリアレイのメモ
リアドレスを修飾する説明図、ｔａ２図は第１図のメモ
リアレイの動作を説明するタイミング図、第３図は従来
のメモリアレイのメモリアドレスを修飾する説明図、第
４図は従来のメモリアレイの動作を説明するタイミング
図である。 図において、（１）はアドレスレジスタ、Ｃ２）は修飾
レジスタ、（３）は加算回路、（４）はアドレス線、（
５）は！デコーダ、（６）はワード線、（７〉はＸデコ
ーダ、（８）はビットＭ 、（９）はメモリアレイ、（
ｌＯ）は遺択ヒツト、（１１）はアドレス線を示す。 なか、図中、同一符号は同一、または相当部分を示す。
リアドレスを修飾する説明図、ｔａ２図は第１図のメモ
リアレイの動作を説明するタイミング図、第３図は従来
のメモリアレイのメモリアドレスを修飾する説明図、第
４図は従来のメモリアレイの動作を説明するタイミング
図である。 図において、（１）はアドレスレジスタ、Ｃ２）は修飾
レジスタ、（３）は加算回路、（４）はアドレス線、（
５）は！デコーダ、（６）はワード線、（７〉はＸデコ
ーダ、（８）はビットＭ 、（９）はメモリアレイ、（
ｌＯ）は遺択ヒツト、（１１）はアドレス線を示す。 なか、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- ワード線を選択するデコーダ１とビット線を駆動するデ
コーダ２を有するメモリアレイにおいて、前記デコーダ
２へ入力されるアドレスのみに選択的にアドレス修飾す
ることにより実効的なアクセス時間を低下させずに読み
出しを行なうことを特徴とするアドレス修飾可能なメモ
リアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167817A JPH0334185A (ja) | 1989-06-28 | 1989-06-28 | アドレス修飾可能なメモリアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1167817A JPH0334185A (ja) | 1989-06-28 | 1989-06-28 | アドレス修飾可能なメモリアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0334185A true JPH0334185A (ja) | 1991-02-14 |
Family
ID=15856651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1167817A Pending JPH0334185A (ja) | 1989-06-28 | 1989-06-28 | アドレス修飾可能なメモリアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0334185A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540685A (ja) * | 1991-08-02 | 1993-02-19 | Sharp Corp | アドレスデコーダ |
| JPH05225041A (ja) * | 1992-01-22 | 1993-09-03 | Nec Corp | アドレス加算器付きメモリ装置 |
-
1989
- 1989-06-28 JP JP1167817A patent/JPH0334185A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0540685A (ja) * | 1991-08-02 | 1993-02-19 | Sharp Corp | アドレスデコーダ |
| JPH05225041A (ja) * | 1992-01-22 | 1993-09-03 | Nec Corp | アドレス加算器付きメモリ装置 |
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