JPS6162145A - 状態履歴記憶装置 - Google Patents
状態履歴記憶装置Info
- Publication number
- JPS6162145A JPS6162145A JP59182682A JP18268284A JPS6162145A JP S6162145 A JPS6162145 A JP S6162145A JP 59182682 A JP59182682 A JP 59182682A JP 18268284 A JP18268284 A JP 18268284A JP S6162145 A JPS6162145 A JP S6162145A
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- JP
- Japan
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- tracer
- signal
- data
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に内蔵される状態履歴記憶装置（
以下トレーサと称す）に関するもので、４？に、該トレ
ーサの書込制御部分のインターリーブ方式に関するもの
である。
以下トレーサと称す）に関するもので、４？に、該トレ
ーサの書込制御部分のインターリーブ方式に関するもの
である。
従来、トレーサの書込制御部分のインターリーブ方式で
は、第１図及び第２図に示すように。
は、第１図及び第２図に示すように。
演算回路１と主アドレスレジスタ２とでアドレスカウン
タが構成される。主アドレスレジスタ２の下位アドレス
信号２２．２３（第２図（Ｃ）及び（ｂ）参照）がアド
レスデコーダ３によってデコードされる。それぞれのデ
コード信号２４〜２７と、停止条件回路４の停止条件信
号２８との論理積（負論理）が論理積ゲー）ＡＮＤＩ〜
ＡＮＤ４によりとられる。論理積デー）ＡＮＤＩ〜ＡＮ
Ｄ４の出力信号は、イネーブル信号２９〜３２（第２図
（ｄ）〜（ｇ）参照）として、アドレスレジスタ５〜８
とデータレジスタ９〜１２のホールドに使われる。また
。
タが構成される。主アドレスレジスタ２の下位アドレス
信号２２．２３（第２図（Ｃ）及び（ｂ）参照）がアド
レスデコーダ３によってデコードされる。それぞれのデ
コード信号２４〜２７と、停止条件回路４の停止条件信
号２８との論理積（負論理）が論理積ゲー）ＡＮＤＩ〜
ＡＮＤ４によりとられる。論理積デー）ＡＮＤＩ〜ＡＮ
Ｄ４の出力信号は、イネーブル信号２９〜３２（第２図
（ｄ）〜（ｇ）参照）として、アドレスレジスタ５〜８
とデータレジスタ９〜１２のホールドに使われる。また
。
イネーブル信号２９〜３２は、ライトパルス発生回路１
３〜１６ヲ起動してライトパルス３７〜４０′ｆｒ、発
生する。そのため、下位番地からトレーサメモリ１７〜
２ｏに順にインターリーブ方式で、トレースデータ４１
が書込まれる。
３〜１６ヲ起動してライトパルス３７〜４０′ｆｒ、発
生する。そのため、下位番地からトレーサメモリ１７〜
２ｏに順にインターリーブ方式で、トレースデータ４１
が書込まれる。
このように、この種のトレーサは、主アドレスレジスタ
２→アドレスデコーダ３→論理積ゲー トＡＮＤＩ〜Ａ
ＮＤ４→アドレスレジスタ５〜８（又はデータレジスタ
９〜１２）のパスニヨってクロック周期が決定される。
２→アドレスデコーダ３→論理積ゲー トＡＮＤＩ〜Ａ
ＮＤ４→アドレスレジスタ５〜８（又はデータレジスタ
９〜１２）のパスニヨってクロック周期が決定される。
したがって、インターリーブ数が増えるに従って、アド
レスデコーダ３の遅延時間が大きくなるため、クロック
周期を小さくできないという欠点があった。
レスデコーダ３の遅延時間が大きくなるため、クロック
周期を小さくできないという欠点があった。
本発明の目的は、アドレスカウンタを構成する演算回路
及び第１のアドレスレジスタにおける該第１のアドレス
レジスタの出力を、第１番目のトレーサメモリの書込制
御に使うようにし。
及び第１のアドレスレジスタにおける該第１のアドレス
レジスタの出力を、第１番目のトレーサメモリの書込制
御に使うようにし。
該第１のアドレスレジスタを含めてインターリーブ数に
相当する複数個数のアドレスレジスタをシリアルに接続
し、前記複数個数のアドレスレジスタの各々に、前記複
数個数のトレーサメモリの各々のアドレスでない下位ピ
ント信号を追加し、それぞれの下位ビット信号と停止条
件回路からの停止条件信号との論理積を、前記複数個数
のデータレジスタの各々と前記複数個数のライトパルス
発生回路の各々のセット信号として使用して、＃記トレ
ーサメモリの各々を制御することにより、上記欠点を解
決し、クロック周期を小さくできるようにしだ状態履歴
を己憶装置を提供することにある。
相当する複数個数のアドレスレジスタをシリアルに接続
し、前記複数個数のアドレスレジスタの各々に、前記複
数個数のトレーサメモリの各々のアドレスでない下位ピ
ント信号を追加し、それぞれの下位ビット信号と停止条
件回路からの停止条件信号との論理積を、前記複数個数
のデータレジスタの各々と前記複数個数のライトパルス
発生回路の各々のセット信号として使用して、＃記トレ
ーサメモリの各々を制御することにより、上記欠点を解
決し、クロック周期を小さくできるようにしだ状態履歴
を己憶装置を提供することにある。
本発明によれば、情報処理装置に内蔵され。
該情報処理装置の動作状態の履歴を記憶する状態履歴記
憶装置に於いて、アドレスカウンタを構成するための演
算回路及び第１のアドレスレジスタを持ち、該第１のア
ドレスレジスタの出力を、インタリーブ数に相当する複
数個のトレーサメモリのうち、第１番目のトレーサメモ
リの書込制御に使うようにし、該第１のアドレスレジス
タを含めて前記複数個数のアドレスレジスタをシリアル
に接続し、各アドレスレジスタに、各トレーサメモリの
アドレスでない下位ビット信号を追加し、それぞれの下
位ビット信号と停止条件回路からの停止条件信号との論
理積を、前記複数個数のデータレジスタの各々と前記複
数個数のライトパルス発生回路の各々のセント信号とし
て、前記トレーサメモリの各々を制御することを特徴と
する状態履歴記憶装置が得られる。
憶装置に於いて、アドレスカウンタを構成するための演
算回路及び第１のアドレスレジスタを持ち、該第１のア
ドレスレジスタの出力を、インタリーブ数に相当する複
数個のトレーサメモリのうち、第１番目のトレーサメモ
リの書込制御に使うようにし、該第１のアドレスレジス
タを含めて前記複数個数のアドレスレジスタをシリアル
に接続し、各アドレスレジスタに、各トレーサメモリの
アドレスでない下位ビット信号を追加し、それぞれの下
位ビット信号と停止条件回路からの停止条件信号との論
理積を、前記複数個数のデータレジスタの各々と前記複
数個数のライトパルス発生回路の各々のセント信号とし
て、前記トレーサメモリの各々を制御することを特徴と
する状態履歴記憶装置が得られる。
次に本発明の実施例を第３図及び第４図を参照して詳細
に説明する。 〜 一般にトレーサ（状態履歴記憶装置）のクロック周期を
小さくしていくと、トレーサメモリのライトパルス幅を
満足しなくなる。このクロック周期Ｔは、アドレスレジ
スタ又はデータレジスタからトレーサメモリまでの最大
遅延時間ｔ−ｔｍａｘ、ライトパルス幅をｔＷ、データ
レシスＴ≧ｔｍａｘ ＋ｔｗ ’ ｍｉｘ によって決定される。これを満足させるために。
に説明する。 〜 一般にトレーサ（状態履歴記憶装置）のクロック周期を
小さくしていくと、トレーサメモリのライトパルス幅を
満足しなくなる。このクロック周期Ｔは、アドレスレジ
スタ又はデータレジスタからトレーサメモリまでの最大
遅延時間ｔ−ｔｍａｘ、ライトパルス幅をｔＷ、データ
レシスＴ≧ｔｍａｘ ＋ｔｗ ’ ｍｉｘ によって決定される。これを満足させるために。
インターリーブ方式゛を採用し、インターリーブの数だ
けアドレスレジスタ、データレジスタ。
けアドレスレジスタ、データレジスタ。
トレーサメモリ、及びライトパルス発生回路を必要とす
る。本発明のインターリーブ方式の書込動作は次の通シ
でちる。なお、第４図の波形は負論理に基いて描かれて
おり、以下の説明も負論理に基いて行われる。
る。本発明のインターリーブ方式の書込動作は次の通シ
でちる。なお、第４図の波形は負論理に基いて描かれて
おり、以下の説明も負論理に基いて行われる。
トレーサメモリ１７のアドレス指定は、アドレスレジス
タ５′を介して行なわれ、アドレスレジスタ５′の下位
２ビツトを除くアドレスデータ３３（第４図（ｅ）のハ
イレベル部分）がトレーサメモリ１７に送られる。停止
条件回路４からの停止条件信号２８がｌｌＯｏｌでなけ
れば、アドレスレジスタ５′はクロック毎にカウントア
ツプする。
タ５′を介して行なわれ、アドレスレジスタ５′の下位
２ビツトを除くアドレスデータ３３（第４図（ｅ）のハ
イレベル部分）がトレーサメモリ１７に送られる。停止
条件回路４からの停止条件信号２８がｌｌＯｏｌでなけ
れば、アドレスレジスタ５′はクロック毎にカウントア
ツプする。
トレーサメモリ１７へのデータ書込みはトレースデータ
４１がデータレジスタ９を介して書込まれることによっ
て行なわれる。アドレスレジスタ５′の下位２ビツトが
”００”で（第４図（ｂ）及び（ｃ）において、下位ア
ドレス信号４７．４６がｌ＋１１１）かつ停止条件信号
部が１１１の場合に、論理積ゲ−） ＡＮＤｌの出力信
号であるイネーブル信号５４（第４図（ｄ）参照）が“
１１になるため、データレジスタ９は更新される。下位
アドレス信号４６゜４７の論理積は４クロツク毎に”１
“になるため。
４１がデータレジスタ９を介して書込まれることによっ
て行なわれる。アドレスレジスタ５′の下位２ビツトが
”００”で（第４図（ｂ）及び（ｃ）において、下位ア
ドレス信号４７．４６がｌ＋１１１）かつ停止条件信号
部が１１１の場合に、論理積ゲ−） ＡＮＤｌの出力信
号であるイネーブル信号５４（第４図（ｄ）参照）が“
１１になるため、データレジスタ９は更新される。下位
アドレス信号４６゜４７の論理積は４クロツク毎に”１
“になるため。
データレジスタ９も４クロツク毎に更新される。
また、トレーサメモリ１７のライトパルス３７は。
ライトパルス発生回路１３を介して入力される。
ライトパルス発生回路１３の起動は、データレジスタ９
と同じ条件で、イネーブル信号シが１１１１のとき行な
われる。よって、ライトパルス３７（第４図（ｆ）のハ
イレベル部分）も４クロツク毎に発生する。したがって
、第４図（ｂ）〜（ｆ）に示す如く、下位番地から順番
に４クロック間隔でトレースデータ４１がトレーサメモ
リ１７に書込まれる。
と同じ条件で、イネーブル信号シが１１１１のとき行な
われる。よって、ライトパルス３７（第４図（ｆ）のハ
イレベル部分）も４クロツク毎に発生する。したがって
、第４図（ｂ）〜（ｆ）に示す如く、下位番地から順番
に４クロック間隔でトレースデータ４１がトレーサメモ
リ１７に書込まれる。
次にトレーサメモリ１８のアドレス指定は、アドレスレ
ジスタ６′ヲ介して行なわれ、アドレスレジスタ６′の
下位２ビツトを除くアドレスデータ３４（第４図（ｊ）
のハイレベル部分）がトレーサメモリ１８へ送られる。
ジスタ６′ヲ介して行なわれ、アドレスレジスタ６′の
下位２ビツトを除くアドレスデータ３４（第４図（ｊ）
のハイレベル部分）がトレーサメモリ１８へ送られる。
停止条件信号部がｌ□ｆｉでなければ、アドレスレジス
タ５′の出力がクロック毎にアドレスレジスタ６′にセ
ットされる。トレーサメモリ１８へのデータ書込みはト
レースデータ４１がデータレジスタ１０″ｆ：介して書
込まれることによりて行なわれる。アドレスレジスタ６
′の下位２ビツトがｌ００１で（第４図（ｇ）及び（ｈ
）において、下位アドレス信号４９．４８力ｊ“１ｆ）
、かつ停止条件信号部が１１“の場合に論理積ゲートＡ
ＮＤ２の出力信号であるイネーブル ）１１信号
５５（第４図（ｉ）参照）が１１１１になるためデータ
レジスタ１０は更新される。下位アドレス信号４８．４
９の論理積は４クロツク毎に１”になるため、データレ
ジスタ１０も４クロツク毎に更新される。また、トレー
サメモリ１８のライトパルス３８は、ライトパルス発生
回路１４ｆｒ、介して入力される。ライトパルス発生回
路１４の起動は、データレジスタ１０と同じ条件で、イ
ネーブル信号５５が１”のとき行なわれる。よって、ラ
イトパルス３８（第４図（ｋ）のハイレベル部分）も４
クロツク毎に発生する。したがって、第４図（ｇ）〜（
ｋ）に示すように、トレーサメモリ１７のタイミングよ
り、１クロツク遅れて下位番地から４クロック間隔でト
レースデータ４１がトレーサメモリ１８に書込まれる。
タ５′の出力がクロック毎にアドレスレジスタ６′にセ
ットされる。トレーサメモリ１８へのデータ書込みはト
レースデータ４１がデータレジスタ１０″ｆ：介して書
込まれることによりて行なわれる。アドレスレジスタ６
′の下位２ビツトがｌ００１で（第４図（ｇ）及び（ｈ
）において、下位アドレス信号４９．４８力ｊ“１ｆ）
、かつ停止条件信号部が１１“の場合に論理積ゲートＡ
ＮＤ２の出力信号であるイネーブル ）１１信号
５５（第４図（ｉ）参照）が１１１１になるためデータ
レジスタ１０は更新される。下位アドレス信号４８．４
９の論理積は４クロツク毎に１”になるため、データレ
ジスタ１０も４クロツク毎に更新される。また、トレー
サメモリ１８のライトパルス３８は、ライトパルス発生
回路１４ｆｒ、介して入力される。ライトパルス発生回
路１４の起動は、データレジスタ１０と同じ条件で、イ
ネーブル信号５５が１”のとき行なわれる。よって、ラ
イトパルス３８（第４図（ｋ）のハイレベル部分）も４
クロツク毎に発生する。したがって、第４図（ｇ）〜（
ｋ）に示すように、トレーサメモリ１７のタイミングよ
り、１クロツク遅れて下位番地から４クロック間隔でト
レースデータ４１がトレーサメモリ１８に書込まれる。
以下、同様にトレーサメそり１８のタイミングより１ク
ロツク遅れて下位番地から４クロック間隔でトレースデ
ータ４１がトレーサメモリエ９に書込まれ、またトレー
サメモリ１９のタイミングより１クロツク遅れて下位番
地から４クロック間隔でトレースデータ４１がトレーサ
メモＩＪ ２０に書込まれる。
ロツク遅れて下位番地から４クロック間隔でトレースデ
ータ４１がトレーサメモリエ９に書込まれ、またトレー
サメモリ１９のタイミングより１クロツク遅れて下位番
地から４クロック間隔でトレースデータ４１がトレーサ
メモＩＪ ２０に書込まれる。
以下余白
〔発明の効果〕
本発明は以上説明したように、インターリーブ方式のト
レーサ（状態履歴記憶装りに於いて、インターリーブの
数に相当するアドレスレジスタ゛をシリアルに接続し、
各アドレスレジスタにトレーサメモリのアドレスでない
下位ピット信号を追加し９本下位ピット信号の論理積を
データレジスタとライトパルス発生回路のセット信号に
することによって、トレーサの書込動作を臓速にできる
という効果がある。
レーサ（状態履歴記憶装りに於いて、インターリーブの
数に相当するアドレスレジスタ゛をシリアルに接続し、
各アドレスレジスタにトレーサメモリのアドレスでない
下位ピット信号を追加し９本下位ピット信号の論理積を
データレジスタとライトパルス発生回路のセット信号に
することによって、トレーサの書込動作を臓速にできる
という効果がある。
第１図は従来のトレーサのブロック図、第２図は第１図
のトレーサのタイミングチャート図。 第３図は本発明の一実施例によるトレーサの゛ブロック
図、第４図は第３図のトレーサのタイミングチャート図
である。 １・・・演算回路、２・・・主アドレスレジスタ。 ３・・・アドレスデコーダ、４・・・停止条件回路。 ５〜８，５′〜８′・・・アドレスレジスタ、９〜１２
・・・データレジスタ、１３〜１６・・・ライトパルス
発生回路、１７〜２０・・・トレーサメモリ、２１・・
・主アドレス信号、 ２２．２３．４６〜５３・・・下
位アドレス信号。 ２４〜２７・・・デコード信号、２８・・・停止条件信
号。 ２９〜３２．５４〜５７・・・イネーブル信号、３３〜
３６・・・アドレスデータ、３７〜４０・・・ライトパ
ルス。 帛２図 （ａ）クロック信５ｌｌｌｌｌｌｌｌｌｌｌｌｌｌｌｌ
ｌｌｌｌｌｌ（」？ン ｊ６ 第４図 （４）りＣｌックィ【号１１１１１１１１１１１１１１
１１１１１ｊＮ（ＬＬ）４０
のトレーサのタイミングチャート図。 第３図は本発明の一実施例によるトレーサの゛ブロック
図、第４図は第３図のトレーサのタイミングチャート図
である。 １・・・演算回路、２・・・主アドレスレジスタ。 ３・・・アドレスデコーダ、４・・・停止条件回路。 ５〜８，５′〜８′・・・アドレスレジスタ、９〜１２
・・・データレジスタ、１３〜１６・・・ライトパルス
発生回路、１７〜２０・・・トレーサメモリ、２１・・
・主アドレス信号、 ２２．２３．４６〜５３・・・下
位アドレス信号。 ２４〜２７・・・デコード信号、２８・・・停止条件信
号。 ２９〜３２．５４〜５７・・・イネーブル信号、３３〜
３６・・・アドレスデータ、３７〜４０・・・ライトパ
ルス。 帛２図 （ａ）クロック信５ｌｌｌｌｌｌｌｌｌｌｌｌｌｌｌｌ
ｌｌｌｌｌｌ（」？ン ｊ６ 第４図 （４）りＣｌックィ【号１１１１１１１１１１１１１１
１１１１１ｊＮ（ＬＬ）４０
Claims (1)
- １、情報処理装置に内蔵され、該情報処理装置の動作状
態の履歴を記憶する状態履歴記憶装置に於いて、アドレ
スカウンタを構成するための演算回路及び第１のアドレ
スレジスタを持ち、該第１のアドレスレジスタの出力を
、インタリーブ数に相当する複数個数のトレーサメモリ
のうち、第１番目のトレーサメモリの書込制御に使うよ
うにし、該第１のアドレスレジスタを含めて前記複数個
数のアドレスレジスタをシリアルに接続し、各アドレス
レジスタに、各トレーサメモリのアドレスでない下位ビ
ット信号を追加し、それぞれの下位ビット信号と停止条
件回路からの停止条件信号との論理積を、前記複数個数
のデータレジスタの各々と前記複数個数のライトパルス
発生回路の各々のセット信号として使用して、前記トレ
ーサメモリの各々を制御することを特徴とする状態履歴
記憶装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182682A JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59182682A JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162145A true JPS6162145A (ja) | 1986-03-31 |
| JPH0426140B2 JPH0426140B2 (ja) | 1992-05-06 |
Family
ID=16122589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59182682A Granted JPS6162145A (ja) | 1984-09-03 | 1984-09-03 | 状態履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162145A (ja) |
-
1984
- 1984-09-03 JP JP59182682A patent/JPS6162145A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0426140B2 (ja) | 1992-05-06 |
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