JPH0334366A - Ｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＣＭＯＳ回路に関し、特にインバータ及びドラ
イバ構成のＣＭＯＳ回路に関する。

〔従来の技術〕

ディジタル系の負荷（ＣＬｌ、　ＯＬ、、・・・、ＣＬ
。）を有するＣＭＯＳ回路を構成する場合、各々の負荷
をインバータ列及びドライバー構成の回路でドライブす
るのが一般である。

メモリＬＳＩ、ゲートアレイＬＳＩ等の回路で問題とな
る各負荷に対しては、インバータは１段でよく第９図に
示すように、インバータ及びドライバと負荷の基本回路
を連結して構成することが出来る。

従ってこの様なＣＭＯＳ回路の遅延時間ｔｌｄ（以下、
単にｔ、と記す）を最小にするには、各基本回路（イン
バータ及びドライバと負荷）のｔ、ｄを最小とすればよ
い。

従来、トランジスタサイズＸｅ、Ｘ＋＋・・・、ｘ７の
インバータ列のｔ、最適化法として、 なる計算式をもちいる方法が知られている。

〔発明が解決しようとする課題〕

上述した従来のＣＭＯＳ回路は、ｔ□最適化法として（
１）式、（２）式をもちいる構成となっているので、こ
の方法では、インバータ１段のみの場合は不適当であり
、かつ負荷（ＣＬ）を考慮した形でのインバータサイズ
の最適解は得られないという欠点がある。

本発明の第１の目的は、インバータ及びドライバ構成の
ＣＭＯＳ回路において、負荷を考慮してｔｌ、最適化法
を示し本方法で最適化されたインバータ及びドライバ構
成のＣＭＯＳ回路を提供するものである。

また本発明の第２の目的は、ゲート抵抗によるｔ９．の
増加を避けるため最適分割されたドライバを有するイン
バータ及びドライバ回路を提供することにある。

〔課題を解決するための手段〕

本発明のＣＭＯＳ回路は、インバータ及びドライバと負
荷構成のＣＭＯＳ回路であって、前記ドライバのステッ
プ信号入力時における負荷充電（又は放ｗ、）電流のピ
ーク値を工。ＩＡ？とし、このピーク値に致るまでの時
間をτとしたとき、ここに、■。、。・・・・・・　Ｖ
ｏ　　＝ＶＤＤにおける単位トランジスタサイズ当 りの飽和電流値 Ｃ２・・・・・・負荷容量 ｖＤＤ・・・・−・電源電圧 Ｃｏ　　・・・・・・単位トランジスタサイズ当りのゲ
ート容量 ＣＯＶ・・・・・・単位トランジスタサイズ当りのオー
バーラツプ容量 Ｃ５・・・・・・単位トランジスタサイズ当りのジャン
クション容量 ｇ、ｌ＋　・・・・・・単位トランジスタサイズ当りの
コンダクタンス なる関係式で前記ドライバのドライバサイズを負荷に対
して最適化する構成を有している。

また、ドライバトランジスタのゲート抵抗をＲ６と０．
１τ（２）ドライバトランジスタの分割数）となるよう
最適分割されたドライバを有している。

〔作用〕

インバータ及びドライバと負荷構成のＣＭＯＳ回路の場
合、デバイスパラメータ、インバータサイズ、入力波形
が与えられると、負荷ＯＬに対しでｔ□を最小とする最
適ドライバサイズ（Ｗ、ｐ、）が存在し、次の方法で求
めることが出来る。

第８図（ａ）はステップ信号入力時におけるドライバか
ら負荷へ流入する充電電流工、の過渡波形を示している
。

第８図（ａ）においてｗ、、Ｗｌ、Ｗｌ、Ｗ４はドライ
バサイズ（Ｐ型トランジスタ側）を示している。

Ｉ　ｐ＋　＋　Ｉ　ｐｇ　＃　Ｉ　ｐｓ　ｐ　Ｉ　ｐ□
はそれぞれのサイズでの工、のピーク値を示しており、
ＬＩｌｌ＊　ｔ１４２ｐ　ｔｅｄ２ｚｔ、４４はそれぞ
れのサイズでのｔ、６（入力、出力の５０％間隔とする
）を示している。

負荷電流工、の波形は一般にトランジスタの飽和電流（
５極管電流特性）で立上り、非飽和電流（３極管電流特
性）で減少する第８図（ｃ）。ｔ□＋Ｃ，、・ＶＤＤの
充電を完了する時間である。

第８図（ａ）において、ドライバサイズＷｌ、Ｗ２は負
荷に対してトランジスタ能力すなわち、トランジスタサ
イズが不足しているため、Ｉ　Ｖａｓ　ｌ　”ＶＤＤの
飽和電流値ＩＰＩ＋　Ｉｐ□で電流が限界となり、充電
時間が増大しｔｅａ＋、　ｔ□２は遅れる。

ドライバサイズＷ４は負荷に対してトランジスタ能力す
なわち、トランジスタサイズが過剰であり、Ｉ□はＩ　
Ｖ　ａ　ｌ　＜　Ｖ　ｎｎでピーク値を示しｔ、。

”ｊｐｄ４である。

ドライバサイズＷ３は負荷Ｃ□に対するドライバの最適
サイズ（Ｗ、、、）である。すなわちピーク値ＩＰ３は
ｌ　Ｖｏｓ　ｌ　＝ＶＤＤにおけるトランジスタの飽和
電流値にちょうど等しく、単位トランジスタサイズ当り
の飽和電流値をＩ□１とすると次式が成立する。

ここに、ＯＬは負荷容量、ＶＤＤは電源電圧、Ｃｏは単
位トランジスタサイズ当りのゲート容量、ＣＯＶは単位
トランジスタサイズ当りのオーバーラツプ容量％ＣＪは
単位トランジスタサイズ当りのＳ。

Ｄ接合容量、ｇ、は単位トランジスタサイズ当りのコン
ダクタンスである。

（４）式により与えられたデバイスパラメータ、及び負
荷に対してドライバの最適サイズを決めることが出来る
。

この最適のドライバをインバータにより駆動することに
より、負荷に対して最適化されたインバータ及びドライ
バと負荷構成のＣＭＯＳ回路を得ることが出来る。

インバータ部の遅延なｔ、□、ドライバ部の遅延なｔ□
、とすると、ｔ□＝１．□＋ｔ　ｐｄｄとなる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図（ａ）、　（ｂ）はそれぞれ本発明の第１の実施
例を示す回路図及びそのシュミレーション特性図である
。

この実施例はプロセスＡによるもので、このプロセスＡ
は、ｎ型のＭＯＳ）ランジスータＱ。２のβをβ、Ｐ型
のＭＯＳ）ランジスタＱ、２のβをβ、とし、（以下同
様に各パラメータのサフィックスでｎ型、ｐ型のＭＯＳ
トランジスタのパラメータを表わす）、β、／β、＝３
００（μｔＴ／Ｖ）　／１５０（ＩＪ／Ｖ）、チャネル
長り、／　Ｌ、、＝　１．２　ｐ　ｍ７１．２μｍ、ゲ
ート酸化膜厚Ｔ。Ｘ＝２０ＯＡとしている。

この実施例において、ドライバ２の各トランジスタサイ
ズ（以下、単にドライバサイズという）ｗ−ａ／ｗ、ａ
は前述の（４）式により求めた値とする。

第１図（ｂ）に示された領域１　（０≦ＣＬ≦１．０ｐ
Ｆ）においては、４０μｍ／２０μｍのインバータ１段
でよいが、領域ＩＩ（１，ＯｐＦ≦Ｃｔ、≦１．３５ｐ
Ｆ）においては、インバータ及びドライバ構成が必要で
あり、最適ドライバサイズはｗ、、７ｗ、、ｄ＝　１０
０μｍ１５０μｍである。

領域Ｉｎ（１，３５ｐＦ≦ＣＬ≦１．８ｐＦ）において
は、最適ドライバサイズは１４０μｍ１ＴＯμｍであり
、領域■（１，８ｐＦ≦ＣＬ≦２．５ｐＦ’）における
最適ドライバサイズは１８０μｍ７９０μｍである。

領域■では、１００μｍ１５０μｍはトランジスタサイ
ズ不足であり、前述の説明の第８図（ａ）のｗｉ、ｗｚ
ｔ：相当する。一方１８０μｍ／９０μｍはトランジス
タサイズ過剰であり、第８図（ａ）のＷ４に相当する。

第８図（ａ）のｗ３に相当する最適サイズは１４０μｍ
／７０μｍである。

第２図はプロセスＢによるもので、このブ□セスＢは、
β、、／β、＝４００　（、ｕＵ／Ｖ）　／２００（μ
ｏ／ｖ）、Ｌｐ／Ｌｎ＝ｏ、８ｐｍ１０．８ｐｍ。

Ｔｏｘ＝　１５　ＯＡとしている。

領域１　（０≦ＯＬ≦１．０　ｐ　Ｆ）　ニおイテハ、
４０μｍ／２０ｐｍのインバータ１段でよい。

領域１１（１，０ｐＦ≦ＯＬ≦１．３ｐＦ）ではインバ
ータ及びドライバ構成が必要であり、最適ドライバサイ
ズは、ｗ、７ｗ、ａ＝　１００　μｒｍ１５０μｍであ
る。また領域ｌ１１（１，３ｐＦ≦Ｃｔ、≦２．５ｐＦ
）では１４０μｍ／７０μｍが最適サイズとなっている
。

以上のように、ドライバサイズ、プロセス、入力波形が
与えられると、インバータ及びドライバ構成のＣＭＯＳ
回路において、負荷Ｃ１に対して１、を最小とする最適
ドライバサイズを（４）式を基に、実際にシミュレーシ
ョンにより決定することが出来る。

以上の説明ではゲート抵抗（層抵抗）を０Ωと仮定して
いるが１．実際にはゲート抵抗は数Ω／口〜数十Ω／口
の値を有するので、１００μｍを超えるサイズのトラン
ジスタの場合ｔｌ４に対してゲート抵抗の影響が出てく
る。これを避けるためにトランジスタの分割が必要であ
る。

第３図は本発明の第２の実施例を示す等価回路図である
。

この実施例は、第１の実施例のドライバ２のＭＯＳ）ラ
ンジスタＱ　１１１　Ｑｌｌｌをｎ分割したもので、Ｍ
ＯＳ）ランジスタＱ　ｐ　２　ｅ　Ｑ　ａ　２のゲート
抵抗をＲｏとすると、各分割トランジスタＤＱ、ｌ〜Ｄ
Ｑｐ、。

Ｄ　Ｑ　、　ｒ〜ＤＱ、、ａのゲート抵抗は’Ｒ，／ｎ
であり、せる（Ｃ０はゲート容量）。

第４図にプロセスＡにおけるゲート抵抗Ｒｏ　”４０Ω
／口、トランジスタサイズ１遥０μｍのときのｔ，４対
分割数（ｎ）依存性を示す。

ｎ＝６までは分割にともないｔ，ｄは減少するが、ｎ＝
６以上では１．はほとんで変化しない。Ｃｔ。

−３ｐＦのとき無分割に比べｎ＝＝４で３％、ｎ＝６で
１０％、ｎ＝８で１０％の減少となる。

すなわちｎ＝６が最適分割数であり、最適負荷に対して
τＧ／τ＝０．０７である。

第５図にプロセスＢにおけるゲート抵抗Ｒ６＝６Ω／口
、トランジスタサイズ１４０μｍ７７０μｍのときのｔ
，ｄ対分割数（ｎ）依存性を示す。

０Ｌ＝３ｐＦのとき無分割に比べてｔ，ｄがｎ＝４で３
％、ｎ＝６で４％、ｎ＝８で５％の減少となる。この場
合ｎ＝４が最適分割であり、最適負荷に対してτ０／τ
＝０．０５である。

以上の結果からほぼτ。＜０．１τとなるようにトラン
ジスタを分割すればよいことがわかる。次に、最適分割
されたドライバ２Ａを有するインバータ及びドライバ回
路のｔ，４のシミュレーション例を示す。

インバータのサイズは下記２例共４０μｍ／２０μｍで
ある。

第６図は、プロセスＡにおけるゲート抵抗８０２４００
７口のときのシミュレーション結果である。

領域Ｉ，ｎ，Ｉの最適ドライバサイズはそれぞれ１００
μｍ１５０μｍ，１４０ｕｍ／７０，ｕｍ。

１８０μｍ／９０μｍであり、６分割の場合、点線の無
分割に比べＯ　Ｌ＝　３　ｐ　Ｆでの分割によるｔｐａ
の改善度は１１％である。

第７図はプロセスＢにおけるゲート抵抗Ｒｏ”６Ω／口
のときのシミュレーション結果である。

領域Ｉ，Ｉ，Ｉ［［での最適ドライバサイズは１００、
ｕｎ１５（Ｊｕｍ，１４０ｐｍ／７０，ｕｍ．１８０，
ｕｎ／９０，ｕｍであり、６分割の場合、Ｃ　ｔ．＝　
３　ｐ　Ｆでの分割による改善度は５％である。

以上示したように、ドライバ２のトランジスタのゲート
抵抗をＲｏとし、入力容量を００としたとをえらべばイ
ンバータ及びドライバと負荷構成のＣＭＯＳ回路のｔ□
を最小にすることが出来る。

〔発明の効果〕

以上説明したように本発明は、ドライバサイズ（Ｗ．、
、）を であるように最適化し、かつゲート抵抗による遅過分割
することにより、ｔｌを最小に出来る効果がある。

従って、ディジタル系のインバータ及びドライバ構成の
基本回路から成るＣＭＯＳ回路の最適設計を行なうこと
が出来る。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）はそれぞれ本発明の第１の実施
例の回路図及びプルセスＡにおけるシミュレーション特
性図、第２図は本発明の第１の実施例のプロセスＢにお
けるシミュレーション特性図、第３図は本発明の第２の
実施例の等価回路図、第４図及び第５図はそれぞれ本発
明の第２の実施例のプロセスＡ及びプロセスＢにおける
分割依存特性図、第６図及び第７図はそれぞれ本発明の
第２の実施例のプロセスＡ及びプロセスＢにおけるシミ
ュレーション特性図、第８図（ａ）〜（ｃ）はそれぞれ
本発明の動作原理を説明するための遅延時間対電流特性
図、等価回路図及びドライバの動作特性図、第９図は従
来のＣＭＯＳ回路の一例を示す回路図である。 １・・・・・・インバータ、２，２Ａ、２１・・・・・
ドライバ％２Ｄ１〜２Ｄ１１・・・・・・分割ドライバ
％ＣＬ＃ＣＬｔ〜ＣＬｌｌ　”’・・・負荷、ＤＱ、、
〜ＤＱ、、ＤＱ、、〜ＤＱ、、・・・・・・分割トラン
ジスタ、Ｑｐｌｔｑｐ＊ｅＱ　ａｌ　ｔ　Ｑ　１１２・
・・・・・ＭＯＳ）ランジスタ、Ｒ，１〜Ｒｅｌｌ　１ Ｒｆｉｌ〜Ｒａｎ・・・・・・ゲート抵抗。

Claims (2)

【特許請求の範囲】
1. （１）インバータ及びドライバと負荷構成のＣＭＯＳ回
   路であって、前記ドライバのステップ信号入力時におけ
   る負荷充電（又は放電）電流のピーク値をＩ＿Ｄ＿Ｓ＿
   Ａ＿Ｔとし、このピーク値に致るまでの時間をτとした
   とき、 Ｗ＿ｏ＿ｐ＿ｔ＝Ｖ＿Ｄ＿Ｄ・Ｃ＿Ｌ／Ｉ＿Ｄ＿Ｓ＿Ａ
   ＿Ｔ・τ、τ＝Ｃ＿Ｇ＋Ｃ＿Ｏ＿Ｖ＋Ｃ＿Ｊ／ｇ＿ｍこ
   こに、Ｉ＿Ｄ＿Ｓ＿Ａ＿Ｔ・・・・・・｜Ｖ＿Ｇ｜＝Ｖ
   ＿Ｄ＿Ｄにおける単位トランジスタサイズ当 りの飽和電流値 Ｃ＿Ｌ・・・・・・負荷容量 Ｖ＿Ｄ＿Ｄ・・・・・・電源電圧 Ｃ＿Ｇ・・・・・・単位トランジスタサイズ当りのゲー
   ト容量 Ｃ＿Ｏ＿Ｖ・・・・・・単位トランジスタサイズ当りの
   オーバーラップ容量 Ｃ＿Ｊ・・・・・・単位トランジスタサイズ当りのジャ
   ンクション容量 ｇ＿ｍ・・・・・・単位トランジスタサイズ当りのコン
   ダクタンス なる関係式で前記ドライバのドライバサイズを負荷に対
   して最適化することを特徴とするＣＭＯＳ回路。
2. （２）ドライバトランジスタのゲート抵抗をＲ＿Ｇとし
   、入力容量をＣ＿Ｇとしたとき、Ｒ＿Ｇ／ｎ・Ｃ＿Ｇ／
   ｎ＜０．１τ（ｎはドライバトランジスタの分割数）と
   なるよう最適分割されたドライバを有する請求項（１）
   記載のＣＭＯＳ回路。