JPH0334618A - スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 - Google Patents
スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路Info
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- JPH0334618A JPH0334618A JP1169443A JP16944389A JPH0334618A JP H0334618 A JPH0334618 A JP H0334618A JP 1169443 A JP1169443 A JP 1169443A JP 16944389 A JP16944389 A JP 16944389A JP H0334618 A JPH0334618 A JP H0334618A
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- 239000003381 stabilizer Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000009499 grossing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイッチド・キャパシタ型ヒステリシス・コン
パレータ回路に関し、特に半導体集積回路上に実現され
るスイッチド・キャパシタ型ヒステリシス・コンパレー
タ回路に関する。
パレータ回路に関し、特に半導体集積回路上に実現され
るスイッチド・キャパシタ型ヒステリシス・コンパレー
タ回路に関する。
従来、かかるヒステリシス・コンパレータ回路はアナロ
グ回路によるヒステリシス・コンパレータ回路やスイッ
チド・キャパシタ型ヒステリシスコンパレータ回路（以
下、ＳＣ型ヒステリシス・コンパレータ回路と称す）が
一般に知られている。
グ回路によるヒステリシス・コンパレータ回路やスイッ
チド・キャパシタ型ヒステリシスコンパレータ回路（以
下、ＳＣ型ヒステリシス・コンパレータ回路と称す）が
一般に知られている。
第２図はかかる従来の一例を示すアナログ回路で構成し
たヒステリシス・コンパレータの回路図である。
たヒステリシス・コンパレータの回路図である。
第２図に示すように、かかるヒステリシス・コンパレー
タ回路は、第一の入力端子ｌに接続され且つオペアンプ
１２および抵抗ＲＯで形成される逆相増幅器つと、この
逆相増幅器９の出力と第二の入力端子２からの信号との
加算をオペアンプ１３および抵抗ＲＯで行う逆相加算器
１０と、この加算器１０の出力を基準電位と比較するた
めのオペアンプ１４および抵抗Ｒ１，Ｒ２からなるヒス
テリシス特性を持った逆相コンパレータ部１１とを有し
、このコンパレータ部１１の出力側を出力端子８に接続
して構成したものである。
タ回路は、第一の入力端子ｌに接続され且つオペアンプ
１２および抵抗ＲＯで形成される逆相増幅器つと、この
逆相増幅器９の出力と第二の入力端子２からの信号との
加算をオペアンプ１３および抵抗ＲＯで行う逆相加算器
１０と、この加算器１０の出力を基準電位と比較するた
めのオペアンプ１４および抵抗Ｒ１，Ｒ２からなるヒス
テリシス特性を持った逆相コンパレータ部１１とを有し
、このコンパレータ部１１の出力側を出力端子８に接続
して構成したものである。
第３図は従来の他の例を示すＳＣ型ビステリシス・コン
パレータ回路の回路図である。
パレータ回路の回路図である。
第３図に示すように、かかるＳＣ型ヒステリシス・コン
パレータ回路は、第一および第二の入力端子１および２
に接続され、互いに重なり合わない第一および第二のク
ロック成分およびφ２でそれぞれ駆動される第一および
第二のスイッチＳ１およびＳ２と、これらスイッチＳｌ
、Ｓ２に一方の電極が共通接続されるキャパシタ３と、
逆相入力端にキャパシタ３の他方の電極が接続されるオ
ペアンプ４と、このオペアンプ４の出力端および逆相入
力端間に接続され且つ第二のクロック成分で駆動される
第三のスイッチＳ３と、オペアンプ４の出力を入力して
サンプルホールドし、偶数個のインバータ６およびフリ
ップフロップ（ＦＦ）７から形成されるサンプルホール
ド回ｉ￥８５と、オペアンプ４の正相入力に接続され且
つそれぞれ第一および第二のクロックで駆動される第五
および第六のスイッチＳ５およびＳ６と、第五のスイッ
チＳ５および接地間に接続される第一の抵抗Ｒ１と、第
五のスイッチＳ１および第一の抵抗Ｒ１の接続点へサン
プルホールド回路５の出力を帰還させるための第二の抵
抗Ｒ２とを有し、サンプルホールド回路５の出力端を出
力端子８に接続して構成される。
パレータ回路は、第一および第二の入力端子１および２
に接続され、互いに重なり合わない第一および第二のク
ロック成分およびφ２でそれぞれ駆動される第一および
第二のスイッチＳ１およびＳ２と、これらスイッチＳｌ
、Ｓ２に一方の電極が共通接続されるキャパシタ３と、
逆相入力端にキャパシタ３の他方の電極が接続されるオ
ペアンプ４と、このオペアンプ４の出力端および逆相入
力端間に接続され且つ第二のクロック成分で駆動される
第三のスイッチＳ３と、オペアンプ４の出力を入力して
サンプルホールドし、偶数個のインバータ６およびフリ
ップフロップ（ＦＦ）７から形成されるサンプルホール
ド回ｉ￥８５と、オペアンプ４の正相入力に接続され且
つそれぞれ第一および第二のクロックで駆動される第五
および第六のスイッチＳ５およびＳ６と、第五のスイッ
チＳ５および接地間に接続される第一の抵抗Ｒ１と、第
五のスイッチＳ１および第一の抵抗Ｒ１の接続点へサン
プルホールド回路５の出力を帰還させるための第二の抵
抗Ｒ２とを有し、サンプルホールド回路５の出力端を出
力端子８に接続して構成される。
上述した従来のアナログ回路からなるヒステリシス・コ
ンパレータ回路を半導体集積回路上で実現し、スイッチ
ド・キャパシタフィルタを介した信号を“”１”、’“
Ｏ″のデータに変換するコンパレータ回路においては、
スイッチド・キャパシタフィルタの出力側にクロック成
分を除去するためのスムージングフィルタが必要となる
。しかし、このスムージングフィルタは、一般にＲＣア
クティブフィルタ楕戒であるが、これを実現するために
は抵抗とキャパシタが大規模化し、大きなチップ面積を
必要とする。また、ＲＣアクティブフィルタも各素子の
ばらつきを考慮すると、次数が高くなるという欠点があ
る。更に、第２図に示すような二人力のヒステリシス・
コンパレータをアナログ回路で構成するためには、オペ
アンプを３個も必要とし、回路規模が大きくなるという
欠点がある。
ンパレータ回路を半導体集積回路上で実現し、スイッチ
ド・キャパシタフィルタを介した信号を“”１”、’“
Ｏ″のデータに変換するコンパレータ回路においては、
スイッチド・キャパシタフィルタの出力側にクロック成
分を除去するためのスムージングフィルタが必要となる
。しかし、このスムージングフィルタは、一般にＲＣア
クティブフィルタ楕戒であるが、これを実現するために
は抵抗とキャパシタが大規模化し、大きなチップ面積を
必要とする。また、ＲＣアクティブフィルタも各素子の
ばらつきを考慮すると、次数が高くなるという欠点があ
る。更に、第２図に示すような二人力のヒステリシス・
コンパレータをアナログ回路で構成するためには、オペ
アンプを３個も必要とし、回路規模が大きくなるという
欠点がある。
一方、第３図に示すようなＳＣ型ヒステリシス・コンパ
レータ回路は、前述したアナログ回路によるコンパレー
タ回路の欠点を克服しているが、２相クロックφ１．φ
２が重なり合わないスリット時に、オペアンプの正相入
力が不定となり、オペアンプ出力がはり付く可能性を有
するという欠点がある。
レータ回路は、前述したアナログ回路によるコンパレー
タ回路の欠点を克服しているが、２相クロックφ１．φ
２が重なり合わないスリット時に、オペアンプの正相入
力が不定となり、オペアンプ出力がはり付く可能性を有
するという欠点がある。
本発明の目的は、かかる２相クロツクの重なり合わない
スリット時においても回路動作・を安定させ、経済的且
つ簡略化したＳＣ型ヒステリシス・コンパレータ回路を
提供することにある。
スリット時においても回路動作・を安定させ、経済的且
つ簡略化したＳＣ型ヒステリシス・コンパレータ回路を
提供することにある。
本発明のＣ３型路ステリシス・コンパレータ回は、それ
ぞれ第一および第二の入力端子に接続され且つ互いに重
なり合わない第一および第二のクロックで駆動される第
一および第二のスイッチと、前記第一および第二のスイ
ッチに一方の電極が共通接続されるキャパシタと、前記
キャパシタの他方の電極が逆相入力端に接続され且つ接
地電位が第一の抵抗を介して正相入力端に供給されるオ
ペアンプと、前記オペアンプの逆相入力端および出力端
間に接続され前記第二のクロックで駆動される第三のス
イッチと、前記オペアンプの出力をサンプルホールドし
且つその出力端が出力端子に接続されるサンプルホール
ド回路と、前記出力端子とオペアンプの正相入力端との
間に第二の抵抗とともに直列接続され且つ前記第一のク
ロックで駆動される第四のクロックとを含み、前記サン
プルホールド回路の出力を抵抗分割して前記オペアンプ
の正相入力端に帰還することを特徴としている。
ぞれ第一および第二の入力端子に接続され且つ互いに重
なり合わない第一および第二のクロックで駆動される第
一および第二のスイッチと、前記第一および第二のスイ
ッチに一方の電極が共通接続されるキャパシタと、前記
キャパシタの他方の電極が逆相入力端に接続され且つ接
地電位が第一の抵抗を介して正相入力端に供給されるオ
ペアンプと、前記オペアンプの逆相入力端および出力端
間に接続され前記第二のクロックで駆動される第三のス
イッチと、前記オペアンプの出力をサンプルホールドし
且つその出力端が出力端子に接続されるサンプルホール
ド回路と、前記出力端子とオペアンプの正相入力端との
間に第二の抵抗とともに直列接続され且つ前記第一のク
ロックで駆動される第四のクロックとを含み、前記サン
プルホールド回路の出力を抵抗分割して前記オペアンプ
の正相入力端に帰還することを特徴としている。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すＳＣ型ヒステリシス・
コンパレータ回路図である。
コンパレータ回路図である。
第１図に示すように、本実施例はコンパ１／−タ部と、
す〉・プルホールド回路および帰還路とから構成される
。コンパｌ／−７部は、第一の入力端子１に接続され且
つ第一のクロックφ１で駆動される第一のスイッチＳ１
と、第二の入力端子２に接続され且つ第一のクロックφ
１とは互いに重なり合わない第二のクロックφ２で駆動
される第二のスイッチＳ２と、これらスイッチＳｌ、Ｓ
２に一方の電極が共通接続されたキャパシタ３と、逆相
入力端にキャパシタ３の他方の電極が接続され且つ正相
入力端に第一の抵抗Ｒ１を介して接地電位が供給される
オペアンプ４と、このオペアンプの出力端と逆相入力端
間に接続され且つ第二のクロックφ２で駆動される第三
のスイッチＳ３とから構成される。このコンパレータ部
のスイッチ８１〜Ｓ３を駆動するクロックφ１とクロッ
クφ２とは互いに重ない合わないようにスリットをあけ
られており、このスリットのために回路が誤動作する可
能性がある。そこで、この問題を解決するため、コンパ
レータ部の後に、偶数個のインバータ６とフリップフロ
ップ回路（ＦＦ）７とから成るサンプルホールド回路５
を付加し、クロックφ】時の入力の値をホールドしてい
る。従って、このサンプルホールド回路５の出力を出力
端子８とすれば、クロックφ１で駆動されるスイッチＳ
４がオーブンのとき、第一の入力端子１と出力端子８と
の間は逆相のコンパレータ回路を構成している。ここで
、オペアンプ４の正相入力端に供給される基準電圧につ
いてみると、クロックφ２時には抵抗Ｒ１を介してアナ
ロググランド電圧が供給され、またクロックφ１時には
スイッチＳ４を介してサンプルホールド回路５の出力電
圧が抵抗Ｒ１およびＲ２の分圧電圧として供給される。
す〉・プルホールド回路および帰還路とから構成される
。コンパｌ／−７部は、第一の入力端子１に接続され且
つ第一のクロックφ１で駆動される第一のスイッチＳ１
と、第二の入力端子２に接続され且つ第一のクロックφ
１とは互いに重なり合わない第二のクロックφ２で駆動
される第二のスイッチＳ２と、これらスイッチＳｌ、Ｓ
２に一方の電極が共通接続されたキャパシタ３と、逆相
入力端にキャパシタ３の他方の電極が接続され且つ正相
入力端に第一の抵抗Ｒ１を介して接地電位が供給される
オペアンプ４と、このオペアンプの出力端と逆相入力端
間に接続され且つ第二のクロックφ２で駆動される第三
のスイッチＳ３とから構成される。このコンパレータ部
のスイッチ８１〜Ｓ３を駆動するクロックφ１とクロッ
クφ２とは互いに重ない合わないようにスリットをあけ
られており、このスリットのために回路が誤動作する可
能性がある。そこで、この問題を解決するため、コンパ
レータ部の後に、偶数個のインバータ６とフリップフロ
ップ回路（ＦＦ）７とから成るサンプルホールド回路５
を付加し、クロックφ】時の入力の値をホールドしてい
る。従って、このサンプルホールド回路５の出力を出力
端子８とすれば、クロックφ１で駆動されるスイッチＳ
４がオーブンのとき、第一の入力端子１と出力端子８と
の間は逆相のコンパレータ回路を構成している。ここで
、オペアンプ４の正相入力端に供給される基準電圧につ
いてみると、クロックφ２時には抵抗Ｒ１を介してアナ
ロググランド電圧が供給され、またクロックφ１時には
スイッチＳ４を介してサンプルホールド回路５の出力電
圧が抵抗Ｒ１およびＲ２の分圧電圧として供給される。
従って、りロックφ１とクロックφ２のスリットの間も
一定のアナロググランド電圧が供給されており、オペア
ンプ４の出力電圧が張り付かないようになっている。
一定のアナロググランド電圧が供給されており、オペア
ンプ４の出力電圧が張り付かないようになっている。
今、フリップフロップ７の出力電圧をＶＯＨ（ハイレベ
ル時出力電圧）、ＶＯＬ（ロウレベル時出力電圧）とし
、アナロググランド電圧をＶＡＧとすると、クロックφ
１時で出力ハイ時にオペアンプ４の正相入力端に印加さ
れる基準電圧ＶＲＩ（は、となる。
ル時出力電圧）、ＶＯＬ（ロウレベル時出力電圧）とし
、アナロググランド電圧をＶＡＧとすると、クロックφ
１時で出力ハイ時にオペアンプ４の正相入力端に印加さ
れる基準電圧ＶＲＩ（は、となる。
また、クロックφ１時で出力ロウ時にオペアンプ４の正
相入力に印加される基準電圧ＶＲＬは、となる。
相入力に印加される基準電圧ＶＲＬは、となる。
一方、クロックφ１時はオペアンプ４の正相入力に印加
される基準電圧は抵抗Ｒ１を介してＶＡＧが与えられて
いる。すなわち、上述したコンパレータ部において、ク
ロックφ１時にはスイッチＳ４で強制的にオペアンプ４
のオフセラＩ・電圧ＶＲＨ又はＶＲＬを与えていること
になる。このり冑ツクφ１時には、コンパレータ回路の
出力端子８とオペアンプ４の正相入力端間は正相く正帰
還）であるから、このオフセット電圧ＶＲ）ｌとＶ Ｒ
１，、とにより、コンパレータ回路はヒステリシスを有
することになる。このときのヒステリシス幅ＶＴ１１は
、上述の（１） 、 （２）式より、 Ｖ ７ Ｈ＝ Ｖ ＲＩＩ ＋ Ｖ ＲＬとなる。
される基準電圧は抵抗Ｒ１を介してＶＡＧが与えられて
いる。すなわち、上述したコンパレータ部において、ク
ロックφ１時にはスイッチＳ４で強制的にオペアンプ４
のオフセラＩ・電圧ＶＲＨ又はＶＲＬを与えていること
になる。このり冑ツクφ１時には、コンパレータ回路の
出力端子８とオペアンプ４の正相入力端間は正相く正帰
還）であるから、このオフセット電圧ＶＲ）ｌとＶ Ｒ
１，、とにより、コンパレータ回路はヒステリシスを有
することになる。このときのヒステリシス幅ＶＴ１１は
、上述の（１） 、 （２）式より、 Ｖ ７ Ｈ＝ Ｖ ＲＩＩ ＋ Ｖ ＲＬとなる。
この値は上述した第２図の従来のヒステリシス・コンパ
レータ回路のヒステリシス幅と同じになる。また、第３
の従来例と比較すると、従来のオペアンプ４の正相入力
端に印加される基準電圧がクロックφ上とクロックφ２
との変化時に不定（入力オープン）となってオペアンプ
４の出力が張り付いていたのに対し、本実施例では、こ
の問題が無く且つ動作が安定化される。
レータ回路のヒステリシス幅と同じになる。また、第３
の従来例と比較すると、従来のオペアンプ４の正相入力
端に印加される基準電圧がクロックφ上とクロックφ２
との変化時に不定（入力オープン）となってオペアンプ
４の出力が張り付いていたのに対し、本実施例では、こ
の問題が無く且つ動作が安定化される。
以上説明したように、本発明のＳＣ型ヒステリシス・コ
ンパレータ回路は、サンプルホールド回路の出力をオペ
アンプの正相入力端に帰還する帰還路に第一のクロック
で駆動されるスイッチを挿入することにより、全体のス
イッチ数を消滅でき且つ回路動作を一層安定化できると
いう効果がある。
ンパレータ回路は、サンプルホールド回路の出力をオペ
アンプの正相入力端に帰還する帰還路に第一のクロック
で駆動されるスイッチを挿入することにより、全体のス
イッチ数を消滅でき且つ回路動作を一層安定化できると
いう効果がある。
また、本発明は半導体集積回路上でスッチドキャパシタ
フィルタ出力信号をコンパレートする場合にも、オペア
ンプの正相入力電圧が不定となることがないので、スム
ージングフィルタを不要にできる上２人力を一定のヒス
テリシス幅を持つて比較することができるという効果が
ある。
フィルタ出力信号をコンパレートする場合にも、オペア
ンプの正相入力電圧が不定となることがないので、スム
ージングフィルタを不要にできる上２人力を一定のヒス
テリシス幅を持つて比較することができるという効果が
ある。
第１図は本発明の一実施例を示すＳＣ型ヒステリシス・
コンパレータ回路図、第２図は従来の一例を示すアナロ
グ回路で構成したヒステリシス・コンパレータ回路図、
第３図は従来の他の例を示すＳＣ型ヒステリシス・コン
パレータの回路図である。 １．２・・・入力端子、３・・・キャパシタ、４・・・
オペアンプ、５・・・サンプルホールド回路、６・・・
インバータ（偶数個）、７・・・フリップフロップ（Ｆ
Ｆ）、８・・・出力端子、８１〜Ｓ４・・・スイッチ、
φ１．φ２．φ１・・・クロック。
コンパレータ回路図、第２図は従来の一例を示すアナロ
グ回路で構成したヒステリシス・コンパレータ回路図、
第３図は従来の他の例を示すＳＣ型ヒステリシス・コン
パレータの回路図である。 １．２・・・入力端子、３・・・キャパシタ、４・・・
オペアンプ、５・・・サンプルホールド回路、６・・・
インバータ（偶数個）、７・・・フリップフロップ（Ｆ
Ｆ）、８・・・出力端子、８１〜Ｓ４・・・スイッチ、
φ１．φ２．φ１・・・クロック。
Claims (1)
- それぞれ第一および第二の入力端子に接続され且つ互
いに重なり合わない第一および第二のクロックで駆動さ
れる第一および第二のスイッチと、前記第一および第二
のスイッチに一方の電極が共通接続されるキャパシタと
、前記キャパシタの他方の電極が逆相入力端に接続され
且つ接地電位が第一の抵抗を介して正相入力端に供給さ
れるオペアンプと、前記オペアンプの逆相入力端および
出力端間に接続され前記第二のクロックで駆動される第
三のスイッチと、前記オペアンプの出力をサンプルホー
ルドし且つその出力端が出力端子に接続されるサンプル
ホールド回路と、前記出力端子とオペアンプの正相入力
端との間に第二の抵抗とともに直列接続され且つ前記第
一のクロックで駆動される第四のクロックとを含み、前
記サンプルホールド回路の出力を抵抗分割して前記オペ
アンプの正相入力端に帰還することを特徴とするスイッ
チド・キャパシタ型ヒステリシス・コンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169443A JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169443A JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334618A true JPH0334618A (ja) | 1991-02-14 |
| JP2952893B2 JP2952893B2 (ja) | 1999-09-27 |
Family
ID=15886701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169443A Expired - Lifetime JP2952893B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチド・キャパシタ型、ヒステリシス・コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952893B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959249A (en) * | 1997-02-24 | 1999-09-28 | Yazaki Corporation | Drain structure for electric connection box |
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
| US7253356B2 (en) | 2003-12-22 | 2007-08-07 | Yazaki Corporation | Waterproof structure of junction box |
-
1989
- 1989-06-29 JP JP1169443A patent/JP2952893B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5959249A (en) * | 1997-02-24 | 1999-09-28 | Yazaki Corporation | Drain structure for electric connection box |
| US7253356B2 (en) | 2003-12-22 | 2007-08-07 | Yazaki Corporation | Waterproof structure of junction box |
| JP2006303923A (ja) * | 2005-04-20 | 2006-11-02 | Sharp Corp | 回路装置およびこれを備えた電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2952893B2 (ja) | 1999-09-27 |
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