JPH0334620A - スイッチアレー - Google Patents
スイッチアレーInfo
- Publication number
- JPH0334620A JPH0334620A JP1169516A JP16951689A JPH0334620A JP H0334620 A JPH0334620 A JP H0334620A JP 1169516 A JP1169516 A JP 1169516A JP 16951689 A JP16951689 A JP 16951689A JP H0334620 A JPH0334620 A JP H0334620A
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- Japan
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- circuit
- ohms
- switch
- output
- input
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴスイッチを用いたスイッチング回路に関
し、特にスイッチアレーに関する。
し、特にスイッチアレーに関する。
従来、この種のスイッチアレーの構成を第４図（ａ）に
示す。この従来例は７ケのｌ極双投スイッチＳＷＩ〜Ｓ
Ｗ７を用いた２入力端子１，２及び１出力端子３を持つ
３＋ビツトのスイッチアレーである。ここに使用されて
いる１極双投スイッチが２ケ接続された部分（入力選択
回路に出力選択回路を縦続接続した部分）の等何回路を
第４図（ｂ）に示す。４つのＦＥＴ４の組合わせ回路と
なっている。この回路は第４図（ｃ）の様に簡略化する
ことが出来る。ＦＥＴ５のゲート幅をＦＥＴ４のゲート
幅の半分に選ぶことにより第４図ト （ｃ）の回路は、第４図（４−）の回路と等価な回路と
することが出来る。通常ＦＥＴ４のゲート幅はスイッチ
のオン抵抗及びアイソレーションを考慮して２００〜５
００μｍに選定されている。この時ＦＥＴ４のオン抵抗
は、２〜５オームの値になる。
示す。この従来例は７ケのｌ極双投スイッチＳＷＩ〜Ｓ
Ｗ７を用いた２入力端子１，２及び１出力端子３を持つ
３＋ビツトのスイッチアレーである。ここに使用されて
いる１極双投スイッチが２ケ接続された部分（入力選択
回路に出力選択回路を縦続接続した部分）の等何回路を
第４図（ｂ）に示す。４つのＦＥＴ４の組合わせ回路と
なっている。この回路は第４図（ｃ）の様に簡略化する
ことが出来る。ＦＥＴ５のゲート幅をＦＥＴ４のゲート
幅の半分に選ぶことにより第４図ト （ｃ）の回路は、第４図（４−）の回路と等価な回路と
することが出来る。通常ＦＥＴ４のゲート幅はスイッチ
のオン抵抗及びアイソレーションを考慮して２００〜５
００μｍに選定されている。この時ＦＥＴ４のオン抵抗
は、２〜５オームの値になる。
上述した従来のスイッチアレーは、７ケの１極双投スイ
ッチが縦続接続されているため、総合のオン抵抗は１４
〜３５オームと比較的大きな値となり、入出力の電圧定
在波比ＶＳＷＲが劣化する欠点がある。
ッチが縦続接続されているため、総合のオン抵抗は１４
〜３５オームと比較的大きな値となり、入出力の電圧定
在波比ＶＳＷＲが劣化する欠点がある。
この様なＶＳＷＲの劣化は、このスイッチアレーの応用
の一つである移相器、遅延回路においては、ＶＳＷＲ劣
化による移相量変化、及び遅延量の変化をもたらし応用
上問題である。特にパルス伝送においては波形劣化の原
因となるのでスイッチアレーのＶＳＷＲの改善が応用上
必須である。
の一つである移相器、遅延回路においては、ＶＳＷＲ劣
化による移相量変化、及び遅延量の変化をもたらし応用
上問題である。特にパルス伝送においては波形劣化の原
因となるのでスイッチアレーのＶＳＷＲの改善が応用上
必須である。
本発明のスイッチアレーは、ＦＥＴを用いた１極双投ス
イッチからなる入力選択回路及び出方選択回路を交互に
配置してそれぞれ複数個縦続接続してなるスイッチアレ
ーにおいて、前記入力選択回路と出力選択回路の接続点
と接地端子間にインピーダンス整合用の抵抗を接続した
というものである。
イッチからなる入力選択回路及び出方選択回路を交互に
配置してそれぞれ複数個縦続接続してなるスイッチアレ
ーにおいて、前記入力選択回路と出力選択回路の接続点
と接地端子間にインピーダンス整合用の抵抗を接続した
というものである。
第１図（ａ）は本発明の一実施例を示すブロック図であ
る。
る。
この実施例はＦＥＴを用いた１極双投スイッチからなる
入力選択回路（ＳＷＩ、ＳＷ３．ＳＷ５．５Ｗ７）及び
出力選択回路（ＳＷ２．ＳＷ４．５Ｗ６）を交互に配置
してそれぞれ複数個縦続接続してなるスイッチアレーに
おいて、前記入力選択回路と出力選択回路の接続点と接
地端子間にインピーダンス整合用の抵抗１１，１２，１
３゜１４を接続したというものである。
入力選択回路（ＳＷＩ、ＳＷ３．ＳＷ５．５Ｗ７）及び
出力選択回路（ＳＷ２．ＳＷ４．５Ｗ６）を交互に配置
してそれぞれ複数個縦続接続してなるスイッチアレーに
おいて、前記入力選択回路と出力選択回路の接続点と接
地端子間にインピーダンス整合用の抵抗１１，１２，１
３゜１４を接続したというものである。
１極双投スイッチＳＷ２とＳＷ３の等価回路は第４図（
Ｃ）のように書けるが、ＦＥＴ５がＯＮ状態の場合の等
価回路はさらに第１図（ｂ）の如く書き表わされる。抵
抗１５はＦＥＴ５のＯＮ抵抗を示し、キャパシタ１６及
び抵抗１７はＦＥＴ４のオフ時の容量及びオフ抵抗を示
す。この回路は、第１図（ｃ）の如く両端に抵抗１８を
並列に付加することによりπ型の抵抗接続回路となり、
入出力インピーダンスを一５０オームに変換することが
可能である。例えば、ＦＥＴ４のゲート幅を３００μｍ
とした場合、ＦＥＴ５のゲート幅は１５０μｍとなり、
このオン抵抗１５は２２オーム、このオン抵抗を５０オ
ームで整合させるために必要な並列抵抗１８の抵抗値は
２３８オームとなる。
Ｃ）のように書けるが、ＦＥＴ５がＯＮ状態の場合の等
価回路はさらに第１図（ｂ）の如く書き表わされる。抵
抗１５はＦＥＴ５のＯＮ抵抗を示し、キャパシタ１６及
び抵抗１７はＦＥＴ４のオフ時の容量及びオフ抵抗を示
す。この回路は、第１図（ｃ）の如く両端に抵抗１８を
並列に付加することによりπ型の抵抗接続回路となり、
入出力インピーダンスを一５０オームに変換することが
可能である。例えば、ＦＥＴ４のゲート幅を３００μｍ
とした場合、ＦＥＴ５のゲート幅は１５０μｍとなり、
このオン抵抗１５は２２オーム、このオン抵抗を５０オ
ームで整合させるために必要な並列抵抗１８の抵抗値は
２３８オームとなる。
従って、第１図（ａ）の本実施例において、抵抗１１と
１４を２３８オームとし抵抗１２と１３を半分の値１１
９オームと設定することにより、第２のスイッチＳＷ２
から第７のスイッチＳＷ７までは、それぞれ５０オーム
に整合されたブロックを構成するため、スイッチの多段
接続にょる■ｓＷＲ劣化を抑えることが出来る。
１４を２３８オームとし抵抗１２と１３を半分の値１１
９オームと設定することにより、第２のスイッチＳＷ２
から第７のスイッチＳＷ７までは、それぞれ５０オーム
に整合されたブロックを構成するため、スイッチの多段
接続にょる■ｓＷＲ劣化を抑えることが出来る。
インピーダンス整合用の抵抗の設計方法としては、ＳＷ
ＩとＳＷ２のオン抵抗を両端に持つＴ型回路として、抵
抗１１を設計することも可能である。この場合には抵抗
１２．１３は抵抗１１と同じ値になり、抵抗１４を除い
た構成となる。
ＩとＳＷ２のオン抵抗を両端に持つＴ型回路として、抵
抗１１を設計することも可能である。この場合には抵抗
１２．１３は抵抗１１と同じ値になり、抵抗１４を除い
た構成となる。
第２図（ａ）は本発明の一応用例を示す図で、一実施例
のスイッチアレーに遅波回路Ｄ１〜Ｄ３を付加した３ビ
ツト遅延回路である。
のスイッチアレーに遅波回路Ｄ１〜Ｄ３を付加した３ビ
ツト遅延回路である。
第２図（ｂ）は遅波回路の等価回路を示し、直列インダ
クタ２１．２２と並列キャパシタ２３から構成される。
クタ２１．２２と並列キャパシタ２３から構成される。
これらの素子値を１．４ｎＨ，０，２ｎＨ，０，２４ｐ
Ｆに設定することにより２０ピコ秒の遅延時間が得られ
る。遅波回路ＤｌからＤ３の遅延時間を１０ピコ秒、２
０ピコ秒、４０ピコ秒と設計することにより、１０ピコ
秒間隔で最大７０ピコ秒まで遅延時間が制御出来る３ビ
ツト遅延回路が得られる。
Ｆに設定することにより２０ピコ秒の遅延時間が得られ
る。遅波回路ＤｌからＤ３の遅延時間を１０ピコ秒、２
０ピコ秒、４０ピコ秒と設計することにより、１０ピコ
秒間隔で最大７０ピコ秒まで遅延時間が制御出来る３ビ
ツト遅延回路が得られる。
この遅延時間は、入出力のインピーダンスにより変化す
るため、インピーダンス変動を極力抑えることが必要で
あるが、各ブロックがそれぞれ５０オームに整合されて
いるため周波数特性の優れた遅延回路が得られる。
るため、インピーダンス変動を極力抑えることが必要で
あるが、各ブロックがそれぞれ５０オームに整合されて
いるため周波数特性の優れた遅延回路が得られる。
第３図は、本発明の他の応用例を示す図で、実施例に示
したスイッチアレーの股間にローパス型の位相遅れを起
こす移相回路Ｌ１〜Ｌ３とバイパス型の移相進みを起こ
す移相回路Ｈ１〜Ｈ３を接続したデジタル移相器を示す
。本応用例においても、インピーダンス整合が取れてい
るため、周波数特性及び、移相回路間の相互変動の無い
安定な位相器が得られる。
したスイッチアレーの股間にローパス型の位相遅れを起
こす移相回路Ｌ１〜Ｌ３とバイパス型の移相進みを起こ
す移相回路Ｈ１〜Ｈ３を接続したデジタル移相器を示す
。本応用例においても、インピーダンス整合が取れてい
るため、周波数特性及び、移相回路間の相互変動の無い
安定な位相器が得られる。
以上説明したように本発明は、１極双投スイッチを縦続
接続したスイッチアレーの各スイッチ間の接続点と接地
端子間に抵抗を挿入することによりインピーダンス整合
を取ることが可能となり、スイッチアレーの入出力の電
圧定在波比が改善できる効果がある。
接続したスイッチアレーの各スイッチ間の接続点と接地
端子間に抵抗を挿入することによりインピーダンス整合
を取ることが可能となり、スイッチアレーの入出力の電
圧定在波比が改善できる効果がある。
第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ）、 （ｃ）は一実施例の説明に使用する等価
回路図、第２図（ａ）は本発明の一応用例であるディジ
タル遅延回路を示すブロック図、第２図（ｂ）は第２図
（ａ）の遅波回路の回路図、第３図は他の応用例である
ディジタル移相回路を示すブロック図、第４図（ａ）は
従来例を示すブロック図、第４図（ｂ）、 （Ｃ）は従
来例の説明に使用する等価回路図である。 １．２・・・・・・入力端子、３・・・・・・出力端子
、４゜５・・・・・・ＦＥＴ、１１〜１５・・・・・・
抵抗、１６・・・・・・コンデンサ、１７．１８・・・
・・・ｍ抗、Ｄ１〜Ｄ４・・・・・・遅波回路、Ｈ１〜
Ｈ３・・・・・・バイパス移相回路、Ｌ１〜Ｌ３・・・
・・・ローパス移相回路、ＳＷｌ、ＳＷ３．ＳＷ５．Ｓ
Ｗ７・・・・・・−極双投スイッチ（入力選択回路）、
ＳＷ２．ＳＷ４．ＳＷ６・・・・・・１極双投スイッチ
（出力選択回路）。
１図（ｂ）、 （ｃ）は一実施例の説明に使用する等価
回路図、第２図（ａ）は本発明の一応用例であるディジ
タル遅延回路を示すブロック図、第２図（ｂ）は第２図
（ａ）の遅波回路の回路図、第３図は他の応用例である
ディジタル移相回路を示すブロック図、第４図（ａ）は
従来例を示すブロック図、第４図（ｂ）、 （Ｃ）は従
来例の説明に使用する等価回路図である。 １．２・・・・・・入力端子、３・・・・・・出力端子
、４゜５・・・・・・ＦＥＴ、１１〜１５・・・・・・
抵抗、１６・・・・・・コンデンサ、１７．１８・・・
・・・ｍ抗、Ｄ１〜Ｄ４・・・・・・遅波回路、Ｈ１〜
Ｈ３・・・・・・バイパス移相回路、Ｌ１〜Ｌ３・・・
・・・ローパス移相回路、ＳＷｌ、ＳＷ３．ＳＷ５．Ｓ
Ｗ７・・・・・・−極双投スイッチ（入力選択回路）、
ＳＷ２．ＳＷ４．ＳＷ６・・・・・・１極双投スイッチ
（出力選択回路）。
Claims (1)
- ＦＥＴを用いた１極双投スイッチからなる入力選択回路
及び出力選択回路を交互に配置してそれぞれ複数個縦続
接続してなるスイッチアレーにおいて、前記入力選択回
路と出力選択回路の接続点と接地端子間にインピーダン
ス整合用の抵抗を接続したことを特徴とするスイッチア
レー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169516A JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169516A JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334620A true JPH0334620A (ja) | 1991-02-14 |
| JPH0812980B2 JPH0812980B2 (ja) | 1996-02-07 |
Family
ID=15887958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169516A Expired - Fee Related JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812980B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389237U (ja) * | 1976-12-23 | 1978-07-21 | ||
| JPS53143723A (en) * | 1977-05-20 | 1978-12-14 | Hughes Aircraft Co | Polymer fiberrcontained material and method of producing same |
| JPS6193711A (ja) * | 1984-10-12 | 1986-05-12 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
-
1989
- 1989-06-29 JP JP1169516A patent/JPH0812980B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389237U (ja) * | 1976-12-23 | 1978-07-21 | ||
| JPS53143723A (en) * | 1977-05-20 | 1978-12-14 | Hughes Aircraft Co | Polymer fiberrcontained material and method of producing same |
| JPS6193711A (ja) * | 1984-10-12 | 1986-05-12 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0812980B2 (ja) | 1996-02-07 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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