JPH0812980B2 - スイッチアレー - Google Patents
スイッチアレーInfo
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- JPH0812980B2 JPH0812980B2 JP1169516A JP16951689A JPH0812980B2 JP H0812980 B2 JPH0812980 B2 JP H0812980B2 JP 1169516 A JP1169516 A JP 1169516A JP 16951689 A JP16951689 A JP 16951689A JP H0812980 B2 JPH0812980 B2 JP H0812980B2
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- 230000010363 phase shift Effects 0.000 description 8
- 101150015217 FET4 gene Proteins 0.000 description 4
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Landscapes
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はFETスイッチを用いたスイッチング回路に関
し、特にスイッチアレーに関する。
し、特にスイッチアレーに関する。
従来、この種のスイッチアレーの構成を第４図（ａ）
に示す。この従来例は７ケの１極双投スイッチSW1〜SW7
を用いた２入力端子1,2及び１出力端子３を持つ3 1/2ビ
ットのスイッチアレーである。ここに使用されている１
極双投スイッチが２ケ接続された部分（入力選択回路に
出力選択回路を縦続接続した部分）の等価回路を第４図
（ｂ）に示す。４つのFET4の組合わせ回路となってい
る。この回路は第４図（ｃ）の様に簡略化することが出
来る。FET5のゲート幅をFET4のゲート幅の半分に選ぶこ
とにより第４図（ｃ）の回路は、第４図（ｂ）の回路と
等価な回路とすることが出来る。通常FET4のゲート幅は
スイッチのオン抵抗及びアイソレーションを考慮して20
0〜500μｍに選定されている。この時FET4のオン抵抗
は、２〜５オームの値になる。
に示す。この従来例は７ケの１極双投スイッチSW1〜SW7
を用いた２入力端子1,2及び１出力端子３を持つ3 1/2ビ
ットのスイッチアレーである。ここに使用されている１
極双投スイッチが２ケ接続された部分（入力選択回路に
出力選択回路を縦続接続した部分）の等価回路を第４図
（ｂ）に示す。４つのFET4の組合わせ回路となってい
る。この回路は第４図（ｃ）の様に簡略化することが出
来る。FET5のゲート幅をFET4のゲート幅の半分に選ぶこ
とにより第４図（ｃ）の回路は、第４図（ｂ）の回路と
等価な回路とすることが出来る。通常FET4のゲート幅は
スイッチのオン抵抗及びアイソレーションを考慮して20
0〜500μｍに選定されている。この時FET4のオン抵抗
は、２〜５オームの値になる。
上述した従来のスイッチアレーは、７ケの１極双投ス
イッチが縦続接続されているため、総合のオン抵抗は14
〜35オームと比較的大きな値となり、入出力の電圧定在
波比VSWRが劣化する欠点がある。
イッチが縦続接続されているため、総合のオン抵抗は14
〜35オームと比較的大きな値となり、入出力の電圧定在
波比VSWRが劣化する欠点がある。
この様なVSWRの劣化は、このスイッチアレーの応用の
一つである移相器、遅延回路においては、VSWR劣化によ
る移相量変化、及び遅延量の変化をもたらし応用上問題
である。特にパルス伝送においては波形劣化の原因とな
るのでスイッチアレーのVSWRの改善が応用上必須であ
る。
一つである移相器、遅延回路においては、VSWR劣化によ
る移相量変化、及び遅延量の変化をもたらし応用上問題
である。特にパルス伝送においては波形劣化の原因とな
るのでスイッチアレーのVSWRの改善が応用上必須であ
る。
本発明のスイッチアレーは、FETを用いた１極双投ス
イッチからなる入力選択回路及び出力選択回路を交互に
配置してそれぞれ複数個縦続接続してなるスイッチアレ
ーにおいて、前記入力選択回路と出力選択回路の接続点
と接地端子間にインピーダンス整合用の抵抗を接続した
というものである。
イッチからなる入力選択回路及び出力選択回路を交互に
配置してそれぞれ複数個縦続接続してなるスイッチアレ
ーにおいて、前記入力選択回路と出力選択回路の接続点
と接地端子間にインピーダンス整合用の抵抗を接続した
というものである。
第１図（ａ）は本発明の一実施例を示すブロック図で
ある。
ある。
この実施例はFETを用いた１極双投スイッチからなる
入力選択回路（SW1,SW3,SW5,SW7）及び出力選択回路（S
W2,SW4,SW6）を交互に配置してそれぞれ複数個縦続接続
してなるスイッチアレーにおいて、前記入力選択回路と
出力選択回路の接続点と接地端子間にインピーダンス整
合用の抵抗11,12,13,14を接続したというものである。
入力選択回路（SW1,SW3,SW5,SW7）及び出力選択回路（S
W2,SW4,SW6）を交互に配置してそれぞれ複数個縦続接続
してなるスイッチアレーにおいて、前記入力選択回路と
出力選択回路の接続点と接地端子間にインピーダンス整
合用の抵抗11,12,13,14を接続したというものである。
１極双投スイッチSW2とSW3の等価回路は第４図（ｃ）
のように書けるが、FET5がON状態の場合の等価回路はさ
らに第１図（ｂ）の如く書き表わされる。抵抗15はFET5
のON抵抗を示し、キャパシタ16及び抵抗17はFET4のオフ
時の容量及びオフ抵抗を示す。この回路は、第１図
（ｃ）の如く両端に抵抗18を並列に付加することにより
π型の抵抗接続回路となり、入出力インピーダンスを50
オームに変換することが可能である。例えば、FET4のゲ
ート幅を300μｍとした場合、FET5のゲート幅は150μｍ
となり、このオン抵抗15は22オーム、このオン抵抗を50
オームで整合させるために必要な並列抵抗18の抵抗値は
238オームとなる。
のように書けるが、FET5がON状態の場合の等価回路はさ
らに第１図（ｂ）の如く書き表わされる。抵抗15はFET5
のON抵抗を示し、キャパシタ16及び抵抗17はFET4のオフ
時の容量及びオフ抵抗を示す。この回路は、第１図
（ｃ）の如く両端に抵抗18を並列に付加することにより
π型の抵抗接続回路となり、入出力インピーダンスを50
オームに変換することが可能である。例えば、FET4のゲ
ート幅を300μｍとした場合、FET5のゲート幅は150μｍ
となり、このオン抵抗15は22オーム、このオン抵抗を50
オームで整合させるために必要な並列抵抗18の抵抗値は
238オームとなる。
従って、第１図（ａ）の本実施例において、抵抗11と
14を238オームとし抵抗12と13を半分の値119オームと設
定することにより、第２のスイッチSW2から第７のスイ
ッチSW7までは、それぞれ50オームに整合されたブロッ
クを構成するため、スイッチの多段接続によるVSWR劣化
を抑えることが出来る。
14を238オームとし抵抗12と13を半分の値119オームと設
定することにより、第２のスイッチSW2から第７のスイ
ッチSW7までは、それぞれ50オームに整合されたブロッ
クを構成するため、スイッチの多段接続によるVSWR劣化
を抑えることが出来る。
インピーダンス整合用の抵抗の設計方法としては、SW
1とSW2のオン抵抗を両端に持つＴ型回路として、抵抗11
を設計することも可能である。この場合には抵抗12,13
は抵抗11と同じ値になり、抵抗14を除いた構成となる。
1とSW2のオン抵抗を両端に持つＴ型回路として、抵抗11
を設計することも可能である。この場合には抵抗12,13
は抵抗11と同じ値になり、抵抗14を除いた構成となる。
第２図（ａ）は本発明の一応用例を示す図で、一実施
例のスイッチアレーに遅波回路D1〜D3を付加した３ビッ
ト遅延回路である。
例のスイッチアレーに遅波回路D1〜D3を付加した３ビッ
ト遅延回路である。
第２図（ｂ）は遅波回路の等価回路を示し、直列イン
ダクタ21,22と並列キャパシタ23から構成される。これ
らの素子値を1.4nH,0.2nH,0.24pFに設定することにより
20ピコ秒の遅延時間が得られる。遅波回路D1〜D3の遅延
時間を10ピコ秒,20ピコ秒,40ピコ秒と設計することによ
り、10ピコ秒間隔で最大70ピコ秒まで遅延時間が制御出
来る３ビット遅延回路が得られる。
ダクタ21,22と並列キャパシタ23から構成される。これ
らの素子値を1.4nH,0.2nH,0.24pFに設定することにより
20ピコ秒の遅延時間が得られる。遅波回路D1〜D3の遅延
時間を10ピコ秒,20ピコ秒,40ピコ秒と設計することによ
り、10ピコ秒間隔で最大70ピコ秒まで遅延時間が制御出
来る３ビット遅延回路が得られる。
この遅延時間は、入出力のインピーダンスにより変化
するため、インピーダンス変動を極力抑えることが必要
であるが、各ブロックがそれぞれ50オームに整合されて
いるため周波数特性の優れた遅延回路が得られる。
するため、インピーダンス変動を極力抑えることが必要
であるが、各ブロックがそれぞれ50オームに整合されて
いるため周波数特性の優れた遅延回路が得られる。
第３図は、本発明の他の応用例を示す図で、一実施例
に示したスイッチアレーの段間にローパス型の位相遅れ
を起こす移相回路L1〜L3とハイパス型の移相進みを起こ
す移相回路H1〜H3を接続したデジダル移相器を示す。本
応用例においても、インピーダンス整合が取れているた
め、周波数特性及び、移相回路間の相互変動の無い安定
な位相器が得られる。
に示したスイッチアレーの段間にローパス型の位相遅れ
を起こす移相回路L1〜L3とハイパス型の移相進みを起こ
す移相回路H1〜H3を接続したデジダル移相器を示す。本
応用例においても、インピーダンス整合が取れているた
め、周波数特性及び、移相回路間の相互変動の無い安定
な位相器が得られる。
以上説明したように本発明は、１極双投スイッチを縦
続接続したスイッチアレーの各スイッチ間の接続点と接
地端子間に抵抗を挿入することによりインピーダンス整
合を取ることが可能となり、スイッチアレーの入出力の
電圧定在波比が改善できる効果がある。
続接続したスイッチアレーの各スイッチ間の接続点と接
地端子間に抵抗を挿入することによりインピーダンス整
合を取ることが可能となり、スイッチアレーの入出力の
電圧定在波比が改善できる効果がある。
第１図（ａ）は本発明の一実施例を示すブロック図、第
１図（ｂ），（ｃ）は一実施例の説明に使用する等価回
路図、第２図（ａ）は本発明の一応用例であるディジタ
ル遅延回路を示すブロック図、第２図（ｂ）は第２図
（ａ）の遅波回路の回路図、第３図は他の応用例である
ディジタル移相回路を示すブロック図、第４図（ａ）は
従来例を示すブロック図、第４図（ｂ），（ｃ）は従来
例の説明に使用する等価回路図である。 1,2……入力端子、３……出力端子、4,5……FET、11〜1
5……抵抗、16……コンデンサ、17,18……抵抗、D1〜D4
……遅波回路、H1〜H3……ハイパス移相回路、L1〜L3…
…ローパス移相回路、SW1,SW3,SW5,SW7……一極双投ス
イッチ（入力選択回路）、SW2,SW4,SW6……１極双投ス
イッチ（出力選択回路）。
１図（ｂ），（ｃ）は一実施例の説明に使用する等価回
路図、第２図（ａ）は本発明の一応用例であるディジタ
ル遅延回路を示すブロック図、第２図（ｂ）は第２図
（ａ）の遅波回路の回路図、第３図は他の応用例である
ディジタル移相回路を示すブロック図、第４図（ａ）は
従来例を示すブロック図、第４図（ｂ），（ｃ）は従来
例の説明に使用する等価回路図である。 1,2……入力端子、３……出力端子、4,5……FET、11〜1
5……抵抗、16……コンデンサ、17,18……抵抗、D1〜D4
……遅波回路、H1〜H3……ハイパス移相回路、L1〜L3…
…ローパス移相回路、SW1,SW3,SW5,SW7……一極双投ス
イッチ（入力選択回路）、SW2,SW4,SW6……１極双投ス
イッチ（出力選択回路）。
Claims (2)
- 【請求項１】FETを用いた２入力−１出力の１極双投ス
イッチからなる入力選択回路の出力端に、FETを用いた
１入力−２出力の１極双投スイッチからなる出力選択回
路の入力端を接続したスイッチ回路を複数個、これらス
イッチ回路の出力端と次段のスイッチ回路の入力端の間
の一方を所定の電気素子を介して縦続接続し、その間の
もう一方を直接に縦続接続すべく配置してなるスイッチ
アレーにおいて、前記各スイッチ回路の入力選択回路の
出力端と出力選択回路の入力端との接続点と接地端子間
にインピーダンス整合用の抵抗を接続してなり、前記ス
イッチ回路の出力選択回路のうちの直接縦続接続された
側のFETのオン抵抗及び次段の入力選択回路のうちの直
接縦続接続された側のFETのオン抵抗の直列抵抗とその
両端にそれぞれ接続される前記抵抗とでなるπ型抵抗回
路の入出力インピーダンスを整合させる値に前記抵抗を
設定したことを特徴とするスイッチアレー。 - 【請求項２】FETを用いた２入力−１出力の１極双投ス
イッチからなる入力選択回路の出力端に、FETを用いた
１入力−２出力の１極双投スイッチからなる出力選択回
路の入力端を接続したスイッチ回路を複数個、これらス
イッチ回路の出力端と次段のスイッチ回路の入力端の間
の一方を所定の電気素子を介して縦続接続し、その間の
もう一方を直接に縦続接続すべく配置してなるスイッチ
アレーにおいて、前記各スイッチ回路の入力選択回路の
出力端と出力選択回路の入力端との接続点と接地端子間
にインピーダンス整合用の抵抗を接続してなり、前記各
スイッチ回路の入力選択回路のうちの直接縦続接続され
た側のFETのオン抵抗、前記出力選択回路のうちの直接
縦続接続された側のFETのオン抵抗及び前記抵抗とでな
るＴ型抵抗回路の入出力インピーダンスを整合させる値
に前記抵抗を設定したことを特徴とするスイッチアレ
ー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169516A JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1169516A JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0334620A JPH0334620A (ja) | 1991-02-14 |
| JPH0812980B2 true JPH0812980B2 (ja) | 1996-02-07 |
Family
ID=15887958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1169516A Expired - Fee Related JPH0812980B2 (ja) | 1989-06-29 | 1989-06-29 | スイッチアレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812980B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389237U (ja) * | 1976-12-23 | 1978-07-21 | ||
| JPS53143723A (en) * | 1977-05-20 | 1978-12-14 | Hughes Aircraft Co | Polymer fiberrcontained material and method of producing same |
| JPS6193711A (ja) * | 1984-10-12 | 1986-05-12 | Nec Ic Microcomput Syst Ltd | 遅延回路 |
-
1989
- 1989-06-29 JP JP1169516A patent/JPH0812980B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334620A (ja) | 1991-02-14 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| S111 | Request for change of ownership or part of ownership |
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