JPH0334639A - エラーチェック同期検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要］ 伝送データ中に周期的にエラーチェック部が現れるよう
な通信において、エラーチェックによって同期をとる場
合の同期検出方式に関し、回路規模を小さくず４ことが
できるとともに、高速動作が可能となるエラーチェック
同期検出方式を提供することを目的と１．７、 伝送データ中にｎ（ｎは整数）ビットごとにエラーチェ
ック用データを挿入してこれを用いてエラーチェックを
行う通信システムにおいて、入力データを前記ｎビット
期間遅延させる遅延手段と、入力データと該遅延手段の
出力とから入力データにおける前記ｎビット以前のデー
タを消去してエラーチェックを行うエラーチェック手段
とを設は該エラーチェック結果の出力によって入力信号
の同期をとることによって構成する。

〔産業上の利用分野〕

本発明は伝送データ中に周期的にエラーチェック部が現
れるような通信において、エラーチェックによって同期
をとる場合の同期検出方式に関するものである。

広帯域ｌ５ＤＮ通信方式においては、音声通信。

画像通信、高速データ通信等のマルチメディアをサポー
トするため、ＡＴＭ　（Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔ
ｒａｎｓｆｅｒ　Ｍｏｄｅ）方式と呼ばれる、固定長パ
ケット（セル）を用いた高速通信方式が検討されている
。

Ａ　Ｔ　Ｍ方式においては周期的にセルが伝送されるの
で、セルの先頭を見出すためにセル同期をとる必要があ
る。この場合の同期方式として、エラーチェックシーケ
ンスを用いて同期をとる方式が提案されている。この方
式は同期用の特別なパターンを必要としないため、通信
効率が向上するという特長がある。

このようなエラーチェック同期検出方式においては、同
期検出のためにエラーチェックをある範囲だけ行う必要
があるが、この場合のチェック用回路の規模が小さく、
かつ高速動作が可能であることが要望される。

〔従来の技術〕

第７図は従来のパリティチェック同期検出用回路を例示
したものである。

入力データは複数段のシフトレジスタを形成するフリッ
プフロップ（Ｆ　Ｆ　）　ＩＬ　５−１１　ｎでラッチ
され順次シフトされる。ＦＦ１１＋〜Ｉｌｎのそれぞれ
の入出力の不一致を、各ＦＦに対応して設けられたＥＸ
ＯＲ回路１２１〜で検出し、さらに各ＥＸＯＲ回路１２
１〜の出力の不一致をＥＸＯＲ回路１３で検出すること
によって、パリティチェック結果の出力を得る。この場
合チェックされるデータの範囲は、ＦＦｌ１．〜ｌｌｎ
の段数によって定まる。

第８図は従来のＣＲＣチェック同期検出用回路を例示し
たものである。

第８図において（１）は第１の回路形式を示したもので
ある。入力データは複数段のシフトレジスタを形成する
フリップフロップ（ＦＦ）１１＋〜Ｉｌｎでラッチされ
順次シフトされる。ＣＲＣチェック回路１４は、各段Ｏ
ＦＦの出力に対するＣＲＣチェックを行い、チェック結
果の出力を発生する。この場合もチェックされるデータ
の範囲は、ＦＦｌ１１〜ｌｌｎの段数によって定まる。

第８図において（２）は第２の回路形式を示したもので
ある。入力データは複数のＣＲＣチェック回路１５．〜
１５ｎに対して並列に入力されるが、各ＣＲＣチェック
回路１５．〜１５ｎがリセットされるタイミングは、リ
セットタイごング回路１６の制御に応じて順次１ビツト
ずつ遅れて行われる。ＥＸＯＲ回路１７は各ＣＲＣチェ
ック回路１５．〜１５ｎの出力の不一致を検出すること
によって、ＣＲＣチェック結果の出力を発生する。この
場合はチェックされるデータの範囲は、ＣＲＣチェック
回路１５１〜１５ｎの個数によって定まる。

〔発明が解決しようとする課題〕

第７図および第８図に示された従来のエラーチェック同
期検出回路は、チェックすべきデータのビット数に対応
する段数のフリップフロップを必要とするので、回路規
模が大きくなる。またシフトさせる１クロック以内にパ
リティチェック等を全部路らせないと、チェック出来な
い。さらにこのようなシフトレジスタの各段の出力をゲ
ートに通してエラーチェックを行うためには、ゲートの
数が著しく増加する。そのため高速動作を行うことが困
難である。

本発明はこのような従来技術の課題を解決しようとする
ものであって、回路規模を小さくすることができるとと
もに、高速動作が可能となるエラーチェック同期検出方
式を提供することを目的としている。

〔課題を解決するための手段］ 本発明は第１図にその原理的構成を示すように、伝送デ
ータ中にｎビットごとにエラーチェック用データを挿入
してこれを用いてエラーチェックを行う通信システムに
おいて、遅延手段１と、エラーチェック手段２とを設け
、このエラーチェック結果の出力によって入力信号の同
期をとるものである。

遅延手段ｌは、入力データをエラーチェック用データの
挿入周期に対応する期間遅延させる。

エラーチェック手段２は、入力データと遅延手段ｌの出
力とから、入力データにおけるエラーチェック用データ
の挿入周期に対応するｎビット以前のデータを消去して
エラーチェックを行うものである。

この場合のエラーチェック手段２としては、パリティチ
ェックによってエラーチェックを行うものと、ＣＲＣチ
ェックによってエラーチェックを行うものとがある。

〔作用〕

入力データを遅延手段ｌにおいて、エラーチェック用デ
ータの挿入周期に対応するｎビン１８３１間遅延させる
。

そして入力データとこの遅延手段１の出ノｊとからエラ
ーチェック手段において、入力データにおけるｎビット
以前のデータを消去してエラーチェックを行う。

このエラーチェック結果の出力には、エラーチェック用
データの挿入周期以前のデータの影響が除去されている
。従って本発明によれば、エラーチェック用テ゛−夕の
挿入周期に対応してエラーチェック用データを出力する
ことができるので、エラーチェック結果の出力によって
入力信号の同期をとることができる。

本発明方式では上述のよ・うな構成をとったので、ゲー
ト規模および配線領域が縮小され回路規模が小さくなる
。またゲートの遅延時間が小さくなるので高速動作が可
能となる。

〔実施例］ 第２図は本発明の一実施例の構成を示したものであって
、パリティチェックを行う場合を例示している。第７図
におけると同しものを同じ番号で示し、２１はＥＸＯＲ
回路、２２はフリソプフロップ（ＦＦ）である。

第２図において、ＥＸＯＲ回路２１は入力データをシリ
アルにパリティチェックするものであり、そのためチェ
ック結果の出力はＦＦ２２において１クロック期間遅延
されて、ＥＸＯＲ回路２１の第２の入力に帰還されるよ
うに構成されている。

一方、入力データは複数段のシフトレジスタを構成する
ＦＦＩＩ、−１１ｎにおいて所定期間遅延され、その出
力はＥＸＯＲ回路２１の第３の入力に加えられる。これ
によってその期間より以前のデータによるチェック結果
に対する影響が除去されるので、ＦＦＩＩ、〜・ｌｌｎ
からなるシフトレジスタの遅延時間に相当する範囲のパ
リティチエ”／りが行われたこととなり、そのチェック
結果の信号がＥＸＯＲ回路２１から出力される。

第３図は本発明の第２の実施例を示したものであって、
ある数のパリティピントを並列に使用してパリティチェ
ックを行う場合を例示している。

第３図において（１）はこの場名のデータを示したもの
であって、第１列から第８列までのデータと、各列のデ
ータに対するそれぞれのパリティビットが示されている
。

（２）はこのようなパリティチェックを行う場合の回路
構成例を示し、２６は入力データを分配するセレクタ、
２７はクロックを計数するカウンタ、２８゜〜２８．．
は第２図に示されたパリティチェック回路、２９はＡＮ
Ｄ回路またはＯＲ回路からなる７寅算回路である。

セレクタ２６はカウンタ２７の制御に応じて入力データ
を順次１列ずつパリティチェック回路２８．〜２８、、
に入力する。パリティチェツク回路２８．〜２８７はぞ
れぞれの列の入力データのパリティチェックを行う。各
列のチェック結果の出力は演算回路３４に入力される。

パリティチェック回路２８１〜２８７において各列の偶
バリティチェソクを行った場合は、演算回路２９にＡＮ
Ｄ回路を用いることによって、全体のチェック結果が得
られる。また各列の奇パリティチェックを行った場合は
、演算回路２９にＯＲ回路を用いることによって、全体
のチェック結果が得られる。

第４図は本発明の第３の実施例を示したものであって、
ＣＲＣチェックを行う場合を例示している。第８図にお
けると同じものを同じ番号で示し、３１はｎビット以前
のデータの消去機能つきＣＲＣチェック回路である。

第４図において、入力データはＣＲＣチエ・７り回路３
１においてシリアルにＣＲＣチェックされる。

−古入力データは複数段のシフトレジスタを構成するＦ
ＦＩＩ、〜ｌｌｎにおいてその遅延時間に相当する特定
期間遅延され、その出力はＣＲＣチェック回路３１に入
力されて、ｎビット以前のデータの消去機能に用いられ
る。これによってシフトレジスタの遅延時間に相当する
特定期間以前のデータは、ＣＲＣチェック結果に影響し
なくなるので、ＦＦｌ１．〜ｌｌｎからなるシフトレジ
スタの遅延時間に相当する範囲のＣＲＣチェックが行わ
れたこととなり、そのチェック結果の信号がＣＲＣチェ
ック回路３１から出力される。

第５図は本発明の第４の実施例を示し、第４図に示され
た実施例のやや具体的な回路構成例を示したものであっ
て、ＣＲＣ４段のチェックを行う場合を例示し、第４図
におけると同じものを同じ番号で示している。３２は遅
延回路、３３は制御回路である。また３４．〜３４４　
はフリップフロップ、３５１〜３５．．３６．３７はＥ
ＸＯＲ回路であって、これらはＣＲＣチェック用回路を
構成し、制御回路３６から所定の論理に従った出力信号
をＥＸＯＲ回路３５１〜３５４に与えられたとき、入力
データに対するＣＲＣチェックを行って、ＥＸＯＲ回路
３７から検査結果の出力を発生するようになっている。

シフトレジスタを構成するフリップフロップ１１、〜１
１．．は、リセット信号を与えられてリセットされたと
きから、ｎビット相当の期間経過後に制御回路３３に出
力が加えられる。リセット信号が遅延回路３２を経て同
じタイミングで制御回路３３に加えられたとき、制御回
路３３からその論理に従った出力信号（４出力中どれか
が°゛ｌになっている）がＥＸＯＲ回路３５．〜３５４
に与えられることによって、ｎビット以前のデータが消
去されたＣＲＣチェック結果の出力がＥＸＯＲ回路３７
から出力される。なおこの期間経過前においては、制御
回路３６からは異なる論理に従った出力（４出力がすべ
て“０″になっている）が発生することによって、ｎビ
ット以前のデータを消去しない通常のＣＲＣチェックが
行われて、ＥＸＯＲ回路３７からチェック結果の出力が
発生する。

第６図は本発明方式を広帯域ｌ５ＤＮ方式に適用する場
合のｔｉ或を示したものであって、４１は本発明方式の
同期検出部、４２は同期保護部である。

入力データは同期検出部４１に加えられてエラーチェッ
クを行われ、チェック済みのデータが出力される。一方
、エラーチェック結果は同期保護部４２に加えられ、所
定の前方保護、後方保護を行われてセル先頭を示す信号
と、同期がとれたか否かを示す信号とが出力される。

〔発明の効果〕

以上説明したように本発明によれば、通信信号に周期的
にエラーチェック部が現れる通信方式において、エラー
チェック結果を用いて同期をとる場合に、エラーチェッ
ク用回路のゲート規模および配線領域を小さくすること
ができるので、回路規模が縮小される。またゲートの遅
延時間が小さくなるので、高速動作を行うことが可能と
なる。

の実施例の構成を示す図、 第６図は本発明方式を 広帯域ＴＳＩ）Ｎ方式に適用時の構成を示す図、第 用回路を示す図である。

１は遅延手段、 ２はエラーチェック手段である。

Claims (3)

【特許請求の範囲】
1. （１）伝送データ中にｎ（ｎは整数）ビットごとにエラ
   ーチェック用データを挿入してこれを用いてエラーチェ
   ックを行う通信システムにおいて、入力データを前記ｎ
   ビット期間遅延させる遅延手段（１）と、 入力データと該遅延手段（１）の出力とから入力データ
   における前記ｎビット以前のデータを消去してエラーチ
   ェックを行うエラーチェック手段（２）とを設け、該エ
   ラーチェック結果の出力によって入力信号の同期をとる
   ことを特徴とするエラーチェック同期検出方式。
2. （２）前記エラーチェック手段（２）がパリテイチェッ
   クによってエラーチェックを行うものであることを特徴
   とする請求項第１項記載のエラーチェック同期検出方式
   。
3. （３）前記エラーチェック手段（２）がＣＲＣチェック
   によってエラーチェックを行うものであることを特徴と
   する請求項第１項記載のエラーチェック同期検出方式。