JPH0628151A - シリアルデータのパラレルラッチ回路 - Google Patents

Abstract

(57)【要約】 【目的】 シリアルデータのパラレルラッチ回路に関
し、データの最大ビット数のシフトを行うシフトレジス
タと並列ラッチを行うラッチ回路を共用にすることで回
路規模の削減を図ることを目的とする。 【構成】 イネーブル信号が加わる間入力データの中の
先頭ブロックのデータをシフトし保持する第１シフトレ
ジスタ1aと、イネーブル信号が加わる間は第２ブロック
のデータをシフトし保持する第２シフトレジスタ1bと、
イネーブル信号が加わる間は第３ブロックのデータをシ
フトし保持する第３シフトレジスタ1cをそれぞれ並列に
設け、さらに、前記第１シフトレジスタ1aと第２シフト
レジスタ1bおよび第３シフトレジスタ1cに対するイネー
ブル信号を順次出力するイネーブル生成部２を設け、デ
ータのシリアル／パラレル変換を行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルデータのパラ
レルラッチ回路に関するものである。

【０００２】

【従来の技術】図３は従来の一実施例回路の構成を示す
図であり、図４は従来の一実施例回路のタイミングを示
す図である。

【０００３】図３において、11はＮビットシフトレジス
タ、12はタイミング生成部である。また、13a は第１ラ
ッチ回路、13b は第２ラッチ回路、13c は第３ラッチ回
路である。

【０００４】図４において、(a) はクロックである。な
お、(b) 〜(d) はタイミング生成部12より出力される信
号であり、(b) はＬ番目のクロック(a) のタイミングで
出力するＬビットラッチ信号、(c) は（Ｌ＋Ｍ）番目の
クロック(a) のタイミングで出力するＭビットラッチ信
号、(d) は（Ｌ＋Ｍ＋Ｎ）番目のクロック(a) のタイミ
ングで出力するＮビットラッチ信号である。そして、
(e) はシリアルに続く入力データである。

【０００５】さらに、(f) と(g) は第１ラッチ回路13a
より出力されるデータであり、(f)は入力データ(e) に
おける先頭ブロックのＬ個のデータの中の最初の１ビッ
トラッチデータ、(g) は当該先頭ブロックのＬ個のデー
タの中の最終のＬビットラッチデータである。

【０００６】(h) と(i) は第２ラッチ回路13b より出力
されるデータであり、(h) は入力データ(e) における第
２ブロックのＭ個のデータの中の最初の１ビットラッチ
データ、(i) は当該第２ブロックのＭ個のデータの中の
最終のＭビットラッチデータである。

【０００７】また、(j) と(k) は第３ラッチ回路13c よ
り出力されるデータであり、(j) は入力データ(e) にお
ける第３ブロックのＮ個のデータの中の最初の１ビット
ラッチデータ、(k) は当該第３ブロックのＮ個のデータ
の中の最終のＮビットラッチデータである。

【０００８】図３と図４に示すように、１、２、３、・
・・Ｌと続く第１ブロック、１・・・Ｍと続く第２ブロ
ック、１、・・・Ｎと続く第３ブロックよりなるシリア
ルな入力データ(e) を、先頭ビットより順にＮビットシ
フトレジスタ11に加えると、Ｎビットシフトレジスタ11
の最大容量幅がＮビットであればＮビット容量幅でＮビ
ットシフトレジスタ11よりデータが出力される。

【０００９】この最大Ｎビット容量幅のデータについ
て、先頭ビットより任意のビットごとにラッチしてシリ
アル／パラレル変換を行う場合、図３に示すように、
Ｌ、Ｍ、Ｎの中で最大のビット幅をＮビットとすると、
Ｎビット容量のＮビットシフトレジスタ11ならびにＬビ
ット容量の第１ラッチ回路13a とＭビット容量の第２ラ
ッチ回路13b およびＮビット容量の第３ラッチ回路13c
の３つのラッチ回路より構成される回路になる。

【００１０】この場合、第１ラッチ回路13a では、入力
データ(e) における先頭ブロックにある１〜ＬのＬ個の
データをＬビットラッチ信号(b) でラッチし、第１ラッ
チ回路13a より１番目の１ビットラッチデータ(f) 〜Ｌ
番目のＬビットラッチデータ(g) を出力する。

【００１１】第２ラッチ回路13b では、入力データ(e)
における第２ブロックにある１〜ＭのＭ個のデータをＭ
ビットラッチ信号(c) でラッチし、第２ラッチ回路13b
より（Ｌ＋１）番目の１ビットラッチデータ(h) 〜（Ｌ
＋Ｍ）番目のＭビットラッチデータ(i) を出力する。

【００１２】そして、第３ラッチ回路13c では、入力デ
ータ(e) における第３ブロックにある１〜ＮのＮ個のデ
ータをＮビットラッチ信号(d) でラッチして、第３ラッ
チ回路13c より（Ｌ＋Ｍ＋１）番目の１ビットラッチデ
ータ(j) 〜（Ｌ＋Ｍ＋Ｎ）番目のＮビットラッチデータ
(k) を出力する。

【００１３】この方法では、総ビット数（Ｌ＋Ｍ＋Ｎ）
と最大ビット幅Ｎが大きくなると、特に最大ビット幅Ｎ
が大きくなると、第１ラッチ回路13a と第２ラッチ回路
13bと第３ラッチ回路13c の各ラッチ回路とＮビットシ
フトレジスタ11のレジスタのゲート数が増大するように
なる。

【００１４】

【発明が解決しようとする課題】従って、従来例のシリ
アルデータのパラレルラッチ回路においては、当該ラッ
チ回路とシフトレジスタのゲート数が増大するという課
題がある。

【００１５】本発明は、データの最大ビット数のシフト
を行うシフトレジスタと並列ラッチを行うラッチ回路を
共用にすることで回路規模の削減を図ることを目的とす
る。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、図１に示すごとく、イネーブル信号が加わる間は入
力データの中の先頭ブロックのデータをシフトさせ、該
イネーブル信号が終わると該シフト結果を入力データが
終わるまで保持する第１シフトレジスタ1aと、イネーブ
ル信号が加わる間は入力データの中の第１ブロックの次
の第２ブロックのデータをシフトさせ、該イネーブル信
号が終わると該シフト結果を入力データが終わるまで保
持する第２シフトレジスタ1bと、イネーブル信号が加わ
る間は入力データの中の第２ブロックの次の第３ブロッ
クのデータをシフトさせ、該イネーブル信号が終わると
該シフト結果を入力データが終わるまで保持する第３シ
フトレジスタ1cをそれぞれ並列に設け、さらに、前記第
１シフトレジスタ1aと第２シフトレジスタ1bおよび第３
シフトレジスタ1cに対するイネーブル信号を順次出力す
るイネーブル生成部２とを設け、データのシリアル／パ
ラレル変換を行うように構成する。

【００１７】

【作用】本発明は図１に示すように、第１シフトレジス
タ1aと第２シフトレジスタ1bと第３シフトレジスタ1cを
並列に設け、第１シフトレジスタ1aでは、イネーブル信
号が加わる間は入力データの中の先頭ブロックのデータ
をシフトし、イネーブル信号が終わると該シフト結果を
入力データが終わるまで保持するようにする。

【００１８】なお、第２シフトレジスタ1bでは、イネー
ブル信号が加わる間は入力データの中の次の第２ブロッ
クのデータをシフトさせ、イネーブル信号が終わると該
シフト結果を入力データが終わるまで保持するようにす
る。

【００１９】また、第３シフトレジスタ1cでは、イネー
ブル信号が加わる間は入力データの中の第３ブロックの
データをシフトさせ、イネーブル信号が終わると該シフ
ト結果を入力データが入力が終わるまで保持するように
する。

【００２０】従って、イネーブル生成部２から前記第１
シフトレジスタ1aと第２シフトレジスタ1bおよび第３シ
フトレジスタ1cにイネーブル信号を順次に出力すること
により、データのシリアル／パラレル変換を行う回路を
構成することが可能になる。

【００２１】

【実施例】以下、図１と図２により本発明の実施例を詳
細に説明する。図１は本発明の一実施例回路の構成を示
す図であり、図２は本発明の一実施例回路のタイミング
を示す図である。

【００２２】図１において、1aは第１シフトレジスタ、
1bは第２シフトレジスタ、また、1cは第３シフトレジス
タである。そして、２はイネーブル生成部である。図２
において、(a) はクロックである。なお、(b) はシリア
ルに続く入力データである。

【００２３】なお、(c) 〜(e) はイネーブル生成部２よ
り出力する信号であり、(c) は１番目〜Ｌ番目のクロッ
ク(a) の幅のタイミングで‘Ｈ’を出力するＬビットイ
ネーブル信号、(d) は（Ｌ＋１）番目〜（Ｌ＋Ｍ）番目
のクロック(a) の幅のタイミングで‘Ｈ’を出力するＭ
ビットイネーブル信号、(d) は（Ｌ＋Ｍ＋１）番目〜
（Ｌ＋Ｍ＋Ｎ）番目のクロック(a) の幅のタイミングで
‘Ｈ’を出力するＮビットイネーブル信号である。

【００２４】さらに、(f) と(g) は第１シフトレジスタ
1aより‘Ｈ’を出力するデータであり、(f) は入力デー
タ(b) における先頭ブロックのＬ個のデータの中の最初
の１ビットラッチデータ、(g) は当該先頭ブロックのＬ
個のデータの中の最終のＬビットラッチデータである。

【００２５】(h) と(i) は第２シフトレジスタ1bより出
力するデータであり、(h) は入力データ(b) における第
２ブロックのＭ個のデータの中の最初の１ビットラッチ
データ、(i) は当該第２ブロックのＭ個のデータの中の
最終のＭビットラッチデータである。

【００２６】また、(j) と(k) は第３シフトレジスタ1c
より出力するデータであり、(j) は入力データ(b) にお
ける第３ブロックのＮ個のデータの中の最初の１ビット
ラッチデータ、(k) は当該第３ブロックのＮ個のデータ
の中の最終のＮビットラッチデータである。

【００２７】図１と図２に示すように、任意のＬビット
長の第１シフトレジスタ1a、任意のＭビット長の第２シ
フトレジスタ1b、任意のＮビット長の第３シフトレジス
タ1cのそれぞれに並列に、外部より１、２、３、・・・
Ｌと続く第１ブロック、１・・・Ｍと続く第２ブロッ
ク、１、・・・Ｎと続く第３ブロックからなるシリアル
な入力データ(b) を加える。

【００２８】次に、イネーブル生成部２により第１シフ
トレジスタ1a、第２シフトレジスタ1b、第３シフトレジ
スタ1cの動作を制御するそれぞれのイネーブル端子（Ｅ
Ｎ端子）へラッチしたいデータが目的のシフトレジスタ
に入りきった時に、当該ＥＮ端子に入力するイネーブル
信号を‘Ｈ’から‘Ｌ’に変移させてデセーブル状態に
して、第１シフトレジスタ1a、第２シフトレジスタ1b、
第３シフトレジスタ1cの順に各シフトレジスタの動作を
止めてしまう。

【００２９】そして、以後において、第１シフトレジス
タ1aと第２シフトレジスタ1bおよび第３シフトレジスタ
1cをラッチ回路として使用する。この動作を、Ｌ、Ｍ、
Ｎビットの各任意のビット長について行うことにより、
すべての第１シフトレジスタ1a、第２シフトレジスタ1
b、第３シフトレジスタ1cの動作が止まったところで、
そのままデータが保持する。

【００３０】そして、保持データの処理が終わった後に
おいて、イネーブル生成部２よりのＥＮ信号を‘Ｈ’に
して第１シフトレジスタ1a、第２シフトレジスタ1b、第
３シフトレジスタ1cを動作状態にし、１’２’・・・と
続く入力データ(b) についての上記シフトと保持の動作
を繰り返すようにする。

【００３１】このように動作することにより、Ｌビット
幅、Ｍビット幅、Ｎビット幅の各ビットデータを逐次に
ラッチする。

【００３２】

【発明の効果】以上の説明から明らかなように本発明に
よれば、シリアルデータを先頭ビットより任意のビット
毎に逐次ラッチする回路において、「ラッチしたデータ
の処理が終わるまで次のシリアル・入力データを受け付
けない。」という条件のもとでは、入力データのシフト
を行うシフトレジスタを不要にして、当該回路の規模を
縮小できるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の一実施例回路の構成を示す図であ
る。

【図２】 本発明の一実施例回路のタイミングをを示す
図である。

【図３】 従来の一実施例回路の構成を示す図である。

【図４】 従来の一実施例回路のタイミングをを示す図
である。

【符号の説明】

1aは第１シフトレジスタ 1bは第２シフトレジスタ 1cは第３シフトレジスタ ２はイネーブル生成部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 イネーブル信号が加わる間は入力データ
   の中の先頭ブロックのデータをシフトさせ、該イネーブ
   ル信号が終わると該シフト結果を入力データが終わるま
   で保持する第１シフトレジスタ(1a)と、 イネーブル信号が加わる間は入力データの中の第１ブロ
   ックの次の第２ブロックのデータをシフトさせ、該イネ
   ーブル信号が終わると該シフト結果を入力データが終わ
   るまで保持する第２シフトレジスタ(1b)と、 イネーブル信号が加わる間は入力データの中の第２ブロ
   ックの次の第３ブロックのデータをシフトさせ、該イネ
   ーブル信号が終わると該シフト結果を入力データが終わ
   るまで保持する第３シフトレジスタ(1c)をそれぞれ並列
   に設け、 さらに、前記第１シフトレジスタ(1a)と第２シフトレジ
   スタ(1b)および第３シフトレジスタ(1c)に対するイネー
   ブル信号を順次出力するイネーブル生成部(2)とを設
   け、 データのシリアル／パラレル変換を行うようにしたこと
   を特徴とするシリアルデータのパラレルラッチ回路。