JPH0334659B2 - - Google Patents

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JPH0334659B2
JPH0334659B2 JP57202686A JP20268682A JPH0334659B2 JP H0334659 B2 JPH0334659 B2 JP H0334659B2 JP 57202686 A JP57202686 A JP 57202686A JP 20268682 A JP20268682 A JP 20268682A JP H0334659 B2 JPH0334659 B2 JP H0334659B2
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resistor
transistor
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Nippon Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は入力保護回路付半導体集積回路に関す
る。
半導体集積回路（以下単にICという。）特に絶
縁ゲート型電界効果トランジスタ（以下単に
FETという。）を入力トランジスタとして含むIC
においては、静電気等のサージ電圧の入力への印
加によりFETのゲートが破壊されICが故障とな
る。このために従来から種々の入力保護回路が考
えられている。これら従来の入力保護回路は抵抗
素子とある電圧の値を超えるとオンするスイツチ
素子を組み合せたものが一般的である。
第１図はかゝる入力保護回路を有する一従来例
のICの入力部分回路図、第２図はその入力保護
回路部分の上面図、第３図は第２図における
AA′断面図を示したものである。
内部トランジスタであるFETQ2はFETQ3とと
もにインバータを構成しておりFETQ2のソース
は接地端子３に、FETQ3のドレインはVDD電源端
子に接続され、FETQ2のドレインからの出力４
が内部回路へ出力されている。入力端子１と
FETQ2のゲート２間に抵抗R1が挿入され、
FETQ2のゲートと接地間には、陰極をゲート２
に接続されたダイオードD1と、コレクタをゲー
ト２に接続されたバイボーラ（NPN型）トラン
ジスタQ1とがそれぞれ挿入されている。そして
トランジスタQ1のベースは抵抗R2を介して接地
されている。
この回路において、入力端子１に正極のサージ
電圧が印加されるとトランジスタQ1が導通し、
負極のサージ電圧が印加されるとダイオードD1
が導通してそれぞれサージ電圧を吸収する。
実際におけるこの回路の形成は、一例をあげる
と第２図及び第３図に示すようになされている。
Ｐ型半導体基板１１に抵抗R1となるN+型半導体
領域（以下単にN+型領域という。）１２と、それ
ぞれトランジスタQ1のコレクタ及びエミツタと
なるN+型領域１５及び１６を形成し、このN+型
領域１６はAl配線２１により接地端子３に導か
れている。一方N+型領域１５はN+型領域１２の
取出し電極１４とAl配線２０により共通接続さ
れてFETQ2のゲート２に導かれる。又N+型領域
１２のもう一つの取出電極１３はAl配線１９に
より入力端子１に導かれる。なお図で１７は基板
１１の電極で接地されている。又、１８はフイー
ルド酸化膜である。この構造において、トランジ
スタQ1は、N+型領域１６をエミツタ、Ｐ型基板
１１をベース、N+型領域１５をコレクタとする
模型トランジスタからなつており、ベースに挿入
される抵抗R2はＰ型基板１１中の実際のベース
領域となる部分の示す実効抵抗となる。又ダイオ
ードD1はN+型領域１５とＰ型基板１１とで形成
されるPN接合によるものである。
以上説明したように、従来技術によると一応合
理的と思われる形において保護回路が形成されて
いる。
しかし、最近におけるICの高密度化、高速化
が進むにつれICの一層の微細化が図られるとと
もに、内部トラジスタのサージ耐圧は小さくな
り、より効果的な保護回路が要請されている。さ
らに保護回路のスイツチ素子自体が破壊してしま
い保護回路としての役目を果たさなくなるという
問題も生じている。
そこで、第１図の回路でこれらの要請及び問題
点を解決するためには、抵抗R1を大きくすると
ともにダイオードD1及びトランジスタQ1も大き
くしなければならない。ところで、高速化の点よ
り、抵抗R1を大きくするとこの抵抗R1と内部容
量Ｃとで決まるCR時定数が問題となるので抵抗
R1をむやみに大きくすることができない。抵抗
R1をそう大きくできないとすると前述のように
スイツチ素子（ダイオード及びトランジスタ）自
身が破壊されることになる。そこで従来とられて
いる対策としては、第２図及び第３図に示すよう
に、抵抗R1を可能な限り大きくし、かつダイオ
ード及びトランジスタも大きくしてそのサージ耐
量を大きくすることが行なわれている。
しかし、この従来の方法では、なかなか十分な
対策を施すまでには至らず、もしも十分な対策を
施すとすると大きなスイツチ素子を形成しなけれ
ばならずICの高集積度化に反することになる。
本発明の目的は、前述のかゝる問題点を解消す
ることにより、処理速度などのICの特性を阻害
することなく、十分に保護効果のある入力保護回
路を有する入力保護回路付ICを提供することに
ある。
本発明のICは一導電型の半導体領域に形成さ
れた内部トランジスタと、入力端子と前記内部ト
ランジスタの制御電極間に挿入された少くとも一
つの反対導電型半導体領域からなる第１の抵抗
と、該第１の抵抗に並列に配設されたその前記内
部トランジスタ側の電極は前記内部トランジスタ
の入力電極が接続された電源端子に接続され入力
端子側の電極は開放されている少くとも一つの反
対導電型半導体領域からなる第２の抵抗とを含む
ことからなつている。
以下本発明について図面を参照して詳細に説明
する。
第４図は本発明の第１の実施例のICの入力部
分回路図、第５図はその入力保護回路部分の上面
図、第６図は第５図のBB′断面図を示したもので
ある。なお前述の第１〜第３図と同じものについ
ては同一参照数字を用いてある。
Ｐ型基板１１に形成された内部トランジスタと
してのＮ型チヤンネルFETQ2と、入力端子１と
FETQ2のゲート２間に挿入されたN+型領域３１
からなる第１の抵抗R11と、この抵抗R11にほぼ
平行して配設されそのFETQ2側の電極はFETQ2
のソースとともに接地端子３に接続され入力端子
側の電極は他に接続されることなく開放されてい
るN+型領域３２からなる第２の抵抗R12とを含む
ことで、この実施例のICはできている。なお第
１図でバイポーラNPN型トランジスタQ11，Q12，
…，Q1oは、第１の抵抗R11のN+型領域３１をコ
レクタ、Ｐ型基板１１をベース、第２の抵抗R12
のN+型領域３２をエミツタとして分布的に形成
される横型トランジスタである。各トランジスタ
のベースに挿入された抵抗R21，R22，…，R2oは
Ｐ型基板１１中の実際のベース領域となる部分の
示す実効抵抗である。又、ダイオードD11，D12，
…，D1oは、N+型領域３１とＰ型基板１１との
PN接合により分布的に形成されるものである。
なお第５図、第６図において、１７は基板電極、
接地端子に導かれ、１８はフイールド酸化膜、３
３，３４，３５は抵抗の取出し電極であり、３
６，３７，３８はAl配線でそれぞれ入力端子１、
FETQ2のゲート２、接地端子３に導かれる。
すなわち、この実施例が前述の第１図に示す従
来例と異なる点は、従来は抵抗素子とスイツチ素
子とを別々に形成していたのに対し、この実施例
においては、ほぼ平行に配設した二つの抵抗間に
実効的に形成される横型トランジスタを利用する
ことにより、抵抗素子とスイツチ素子の一体化を
図つたことにある。
次に、この実施例の動作を説明する。今、入力
端子１に正極の高いサージ電圧が印加され第１の
抵抗R11のN+型領域３１とＰ型基板１１間のPN
接合がブレークダウンすると、Ｐ型基板１１の電
位が浮き上り、一方の電極が接地されている第２
の抵抗R12のN+型領域３２をエミツタ、入力端子
に接続されている抵抗R11のN+型領域３１をコレ
クタとした横型トランジスタQ11〜Q1oのベース
電流を流すことになる。従つて各トランジスタ
Q11〜Q1oには、このベース電流と各トランジス
タQ11〜Q1oの電流増幅率を乗じた電流がコレク
タからエミツタに流れる。ところでこのトランジ
スタのエミツタには抵抗R12によりエミツタに直
列に抵抗REi（ｉ＝１〜ｎ）が挿入された形にな
り、しかもその抵抗REiの値は、接地端子３から
離れ入力端子１に近い程大きくなる。従つて、入
力端子１に近いトランジスタ程トランジスタの電
流増幅率がエミツタ抵抗による帰還作用により実
効的に小さくなる。すなわちトランジスタQ11〜
Q1oの能力は、入力端子１に最も近いトランジス
タQ11が最も小さく、接地端子３に最も近いトラ
ンジスタQ1oが最も大きくなるように分布してい
ると考えられる。
一方、各トランジスタQ11〜Q1oの入力端子１
とコレクタ間には抵抗R11による直列抵抗RCi（ｉ
＝１〜ｎ）が挿入された形となり、しかもその抵
抗RCiの値は、ゲート２から離れ入力端子１に近
い程小さくなる。従つて入力端子に近いトランジ
スタ程トランジスタのコレクタに印加されるサー
ジ電圧が大となる。
以上の結果、各トランジスタQ11〜Q1oの各ト
ランジスタに流れる電流は各トランジスタQ11〜
Q1oにほぼ均等して流れることになる。すなわ
ち、従来技術によりたとえスイツチ用トランジス
タを並列に接続したとしても入力端子に最も近い
トランジスタに最も大きな電流が流れてしまいそ
のトランジスタが破壊されてしまうことになる
が、この実施例によると各トランジスタにほぼ均
等に電流が流れるのでそのような局部的な破壊は
生じない。そして全体のサージ耐量は、抵抗
R11，R12の大きさにより適切に設定することが
できる。
次に、入力端子１に負極性のサージ電圧が印加
された場合には、前述のダイオードD11〜D1oが
順方向にバイアスされるので、これをとおしてサ
ージ電流が流れることでサージ電圧が吸収され
る。
以上説明したとおり、この実施例によると、保
護回路の抵抗素子とスイツチ素子を一つにまとめ
て形成しているので、抵抗の大きさを従来よりは
小さくしたとしても、実効的なトランジスタの能
力を大とすることができるので、処理速度等の
ICの特性を阻害することなく、十分入力保護効
果を有するICが得られる。更に全体として従来
よりは小形にできるので高密度化に適したものと
なる。
第７図に本発明の第２の実施例のICの入力保
護回路部分の上面図を示す。なお前述の第５図に
示した第１の実施例と同じものについては同一参
照数字を付してある。この実施例が第１の実施例
と異なる点は、第２の抵抗３２′を図示のように、
第１の抵抗３１との間隔を、入力端子側が内部ト
ランジスタ側よりも大きくなるように配設されて
いることである。かくすることにより入力端子側
に形成されるトランジスタ程接地端子側に形成さ
れるトランジスタよりもベース幅が大となり電流
増幅率が小となる。この結果たとえ入力端子に近
いトランジスタに大きなサージ電圧が印加された
としても小さな電流しか流れないで、より内部に
近いトランジスタでその分を吸収することにな
る。従つてこの実施例によると特定のトランジス
タに大電流が集中して流れることによる局部的な
保護トランジスタの破壊がより効果的に防止され
ることになる。
第８図に本発明の第３の実施例のICの入力保
護回路部分の上面図を示す。これまでと同じＰ型
基板に形成されたものである。４４，４５はN+
型領域で本発明の第１の抵抗を形成し、それらが
合せられて従来と同じ形成の直列抵抗部分を形成
するN+型領域４３を介して取出電極４１をとお
りAl配線４２によりICの入力端子へ導かれる。
そしてもう一方の電極は、それぞれ取出電極６
３，５４をとおりAl配線５５により、ICの内部
FETのゲートに導かれる。４６，４７，４８は
本発明の第２の抵抗を形成するN+型領域でそれ
ぞれN+型領域４４，４５にほぼ平行に配設され
ている。そしてそれらのICの内部FETに近い端
の電極は、それぞれ取出電極４９，５０，５１を
とおり、Al配線５２により、接地端子に導かれ
る。なお５６はフイールド酸化膜である。又１７
（第６図参照）は基板電極で接地端子に導かれる。
この実施例がこれまでの実施例と異なる点は、
第１及び第２の抵抗を複数個設けたことゝ従来の
形式の直列抵抗を付加したことにある。この直列
抵抗部分（N+型領域４３）は、第１の抵抗とな
るN+型領域４４，４５をまとめて入力端子へ導
く役目をすると同時にサージ電圧吸収の一部を負
担させるもので特に大きな値は必要としない。第
１の抵抗となるN+型領域４４，４５と第２の抵
抗領域となるN+型領域４６，４７，４８との間
には、領域４４と領域４６間、領域４４と領域４
７間、領域４５と領域４７間及び領域４５と領域
４８間にそれぞれ横型トランジスタが形成され
る。従つて若しも第１、第２の抵抗領域の長さ及
びその間隔を第５図に示した第１の実施例の場合
と同じとすると、この実施例では第１の実施例に
比べて第１の抵抗の抵抗値は半分になると同時
に、横型トランジスタの能力は一挙に４倍に増大
され、ダイオードの能力も２倍に増大される。
かくして、この実施例によると保護回路として
の入力抵抗の値を実効的により小さくし、かつス
イツチ素子の能力を実効的に非常に大きくできる
ので、処理速度等のICの特性を阻害することな
く、十分な保護効果のある保護回路を有するIC
をより実際的に実現することができる。更にこの
保護回路を形成するに必要とするチツプ面積も、
必要な抵抗を形成する領域を適切に配設すること
により、従来のように大きな抵抗及び大容量のス
イツチ素子を設ける必要が無いのでICの高密度
化にも寄与する点が大である。
なお、この実施例では、第１の抵抗を２個、第
３の抵抗を３個としたが、これらはICに応じて
それぞれ適切な個数とすることができる。
又、以上の実施例においては、第１及び第２の
抵抗を形成するN+領域の不純物濃度については
等しいものと考え特に言及しなかつたけれども、
横型トランジスタの電流増幅率を大きくするため
に、エミツタとなる第２の抵抗を形成するN+領
域の不純物濃度を、ベースとなるＰ型領域の不純
物濃度よりも大にして少数キヤリアの注入効率を
高めることが考えられる。かくするとスイツチ用
トランジスタの能力が同一形状でより大になるの
で、高密度化の点で有利なICが得られる。
更に、以上の実施例においては特に説明しなか
つたけれども、第１及び第２の抵抗を形成する
N+型領域の間隔Ｗを余り小さくすると、パンチ
スルー現象により両領域間が破壊されトランジス
タとして働作しなくなることがあるので注意が必
要である。ところでパンチスルー電圧VPTはN+型
領域で挟まれるＰ型領域の不純物濃度をNP、半
導体の誘電率をεS、電子の電荷をｑとすると、
VPT＝qNPW2／2εSで与えられるが、このVPTが第
１の抵抗R11のN+型領域３１とＰ型基板１１間の
PN接合のブレークダウン電圧より高くなるよう
にＷを設定すればよい。但し、Ｗとしては、最も
リーチスルーを起し易いところの間隔、例えば、
第１の実施例では、N+型領域３２の左端（開放
端）とN+型領域３１との距離を選ぶ。
以上詳細に説明したとおり、本発明によると、
保護回路として抵抗素子とスイツチ用素子を別々
に形成していたものを、それぞれ並列して配置さ
れた少くとも一個の第１の抵抗領域及び第２の抵
抗領域より形成される抵抗と両抵抗間に分布的に
形成される横型トランジスタ及び第１の抵抗領域
と基板半導体領域で形成されるダイオードとより
なる保護回路を有しているので、保護回路の抵抗
値を小さくしかもスイツチ素子の能力を大きなも
のとすることができ、処理速度などのICの特性
を阻害することなく十分な保護効果が得られると
ともに、小形化が図られるので高密度化に適した
入力保護回路付ICが提供されその効果は大であ
る。
【図面の簡単な説明】
第１図は一従来例のICの入力部分回路図、第
２図は第１図の入力保護回路部分の上面図、第３
図は第２図におけるAA′断面図、第４図は本発明
の第１の実施例のICの入力部分回路図、第５図
は第４図の入力保護回路部分の上面図、第６図は
そのBB′断面図、第７図及び第８図はそれぞれ本
発明の第２及び第３の実施例のICの入力保護回
路部分の上面図である。 １……入力端子、２……FETのゲート、３…
…接地端子、４……出力、１１……Ｐ型半導体基
板、１２，１５，１６，３１，３２，３２′，４
３，４４，４５，４６，４７，４８……N+型半
導体領域、１３，１４，３３，３４，３５，４
１，４９，５０，５１，５３，５４……（抵抗
の）取出し電極、１７……基板電極、１８，５６
……フイールド酸化膜、１９，２０，２１，３
６，３７，３８，４２，５２，５５……Al配線、
Q1，Q11，Q12，Q1o……NPN型トランジスタ、
Q2，Q3……FET、D1，D11，D12，D1o……ダイ
オード、R1，R2，R11，R12，R21，R22，R2o……
抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型の半導体領域に形成された内部トラ
    ンジスタと、入力端子と前記内部トランジスタの
    制御電極間に挿入された少くとも一つの反対導電
    型半導体領域からなる第１の抵抗と、該第１の抵
    抗に実質的に並列に配設されその前記内部トラン
    ジスタ側の端部は電源端子に接続され入力端子側
    の端部は開放されている少くとも一つの反対導電
    型半導体領域からなる第２の抵抗とを含み、前記
    第１の抵抗の反対導電型半導体領域と一導電型の
    半導体領域間のブレークダウン電圧より前記第１
    の抵抗と第２の抵抗間のリーチスルー電圧を高く
    設定したことを特徴とする入力保護回路付半導体
    集積回路。 ２ 前記第１及び第２の抵抗を形成する半導体領
    域の間隔が前記入力端子側が前記内部トランジス
    タ側よりも大きくなつていることを特徴とする特
    許請求の範囲第１項記載の入力保護回路付半導体
    集積回路。 ３ 前記第２の抵抗領域の不純物濃度が前記一導
    電型の半導体領域の不純物濃度よりも大きいこと
    を特徴とする特許請求の範囲第１項あるいは第２
    項記載の入力保護回路付半導体集積回路。
JP57202686A 1982-11-18 1982-11-18 入力保護回路付半導体集積回路 Granted JPS5992557A (ja)

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