JPH0335324A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0335324A JPH0335324A JP1170302A JP17030289A JPH0335324A JP H0335324 A JPH0335324 A JP H0335324A JP 1170302 A JP1170302 A JP 1170302A JP 17030289 A JP17030289 A JP 17030289A JP H0335324 A JPH0335324 A JP H0335324A
- Authority
- JP
- Japan
- Prior art keywords
- register
- subroutine
- registers
- microcomputer
- internal ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、レジスタバンクにおける全く新規なレジスタ
セット設定手段を備えたマイクロコンピュータに関する
ものである。
セット設定手段を備えたマイクロコンピュータに関する
ものである。
〈従来の技術・発明が解決しようとする課題〉従来のマ
イクロコンピュータに於いては、レジスタバンク内のレ
ジスタセットは個々に独立しているため、サブルーチン
呼び出し時に、メインルーチンとサブルーチンで各々別
のレジスタセットを使う場合、レジスタセクト間で、パ
ラメータの受は渡しのためのデータ転送処理を行う必要
が生じ、命令数の増加、処理時間の増大等、オーバーヘ
ッドが増大していた。また、各レジスタセットのレジス
タ数も固定されているため、レジスタを余り使わないサ
ブルーチンや割り込み処理ルーチンでも１つのレジスタ
セットを専有していた。
イクロコンピュータに於いては、レジスタバンク内のレ
ジスタセットは個々に独立しているため、サブルーチン
呼び出し時に、メインルーチンとサブルーチンで各々別
のレジスタセットを使う場合、レジスタセクト間で、パ
ラメータの受は渡しのためのデータ転送処理を行う必要
が生じ、命令数の増加、処理時間の増大等、オーバーヘ
ッドが増大していた。また、各レジスタセットのレジス
タ数も固定されているため、レジスタを余り使わないサ
ブルーチンや割り込み処理ルーチンでも１つのレジスタ
セットを専有していた。
本発明は、上記従来技術を改善するためになされたもの
であり、サブルーチン呼び出し時のオーバーヘッドの低
減及びレジスタセ・トの効率的使用を目的とするもので
ある。
であり、サブルーチン呼び出し時のオーバーヘッドの低
減及びレジスタセ・トの効率的使用を目的とするもので
ある。
く課題を解決するための手段〉
本発明のマイクロコンピュータは、内部ＲＡＭにより構
成されるレジスタバンクに於いて、隣接するレジスタセ
・１トの一部をオーバーラップして設定する手段を設け
たことを特徴とするものである。
成されるレジスタバンクに於いて、隣接するレジスタセ
・１トの一部をオーバーラップして設定する手段を設け
たことを特徴とするものである。
く作 用〉
レジスタセットの一部をオーバーラツプさせることによ
り、従来必要であったパラメータの受は渡しのためのデ
ータ転送処理を不要とすることができる。また、サブル
ーチンで使用するレジスタ数に応じて、オーパーラ・ノ
ブ部分のレジスタ数を適宜設定することにより、内部Ｒ
ＡＭの効率的使用が可能となる。
り、従来必要であったパラメータの受は渡しのためのデ
ータ転送処理を不要とすることができる。また、サブル
ーチンで使用するレジスタ数に応じて、オーパーラ・ノ
ブ部分のレジスタ数を適宜設定することにより、内部Ｒ
ＡＭの効率的使用が可能となる。
〈実施例〉
以下１図面に従って本発明に係るマイクロコンピュータ
の一実施例を詳細に説明する。
の一実施例を詳細に説明する。
第１図に、本発明に係るマイクロコンピュータの一実施
例の内部ブロック図を示す。図に於いてＤＢはデータバ
ス、ＲＯＭはプログラムメモリ。
例の内部ブロック図を示す。図に於いてＤＢはデータバ
ス、ＲＯＭはプログラムメモリ。
ＰＣはプログラムカウンタ、ＡＬＵは演算器。
Ｔｏ、Ｔ□はテンポラリレジスタ、ＩＲは命令レジスタ
、ＩＤは命令デコーダ、ＴＣはタイミング制御部、ＲＡ
Ｍは内部ＲＡＭ、ＲＰは内部ＲＡＭ上のレジスタ上１ト
の位置を指定するレジスタポインタ、ＡＤＤＥＲは命令
レジスタ１５内のレジスタ番号とレジスタバンタＲＰの
内容を加算する加算器で、その結果が、内部ＲＡＭのア
ドレス入力となる。すなわち、命令中でレジスタ番号を
指定すると、そのレジスタ番号とレジスタポインタの内
容が加算され、その結果で示される内部ＲＡＭ上の領域
（レジスタ）がアクセスされる。
、ＩＤは命令デコーダ、ＴＣはタイミング制御部、ＲＡ
Ｍは内部ＲＡＭ、ＲＰは内部ＲＡＭ上のレジスタ上１ト
の位置を指定するレジスタポインタ、ＡＤＤＥＲは命令
レジスタ１５内のレジスタ番号とレジスタバンタＲＰの
内容を加算する加算器で、その結果が、内部ＲＡＭのア
ドレス入力となる。すなわち、命令中でレジスタ番号を
指定すると、そのレジスタ番号とレジスタポインタの内
容が加算され、その結果で示される内部ＲＡＭ上の領域
（レジスタ）がアクセスされる。
例えば、レジスタセットを構成するレジスタ数がｒ１６
Ｊ（レジスタ１５設定手段ジスタ１５）で。
Ｊ（レジスタ１５設定手段ジスタ１５）で。
レジスタポインタの内容がｒｌｏｏＪとすると、内部Ｒ
ＡＭの１００番地から１１５番地にレジスタセノトが構
成され、レジスタ８を指定すると、１（Ｍ１番地がアク
セスされる（第２図参照）。
ＡＭの１００番地から１１５番地にレジスタセノトが構
成され、レジスタ８を指定すると、１（Ｍ１番地がアク
セスされる（第２図参照）。
メインルーチンでレジスタ０（１００番地）からレジス
タ？（１０７番地）にパラメータをセノトし、サブルー
チンを呼び出す。次に、サブルーチン側で、レジスタポ
インタの内容から「８」を引く処理を実行することによ
り２メインルーチンのレジスタ０からレジスタ７がサブ
ルーチンのレジスタ８からレジスタ１５にマノピングさ
れ、従来の様なデータ転送処理を行うこと無く、パラメ
ータの受は渡しが行える（第３図参照）。
タ？（１０７番地）にパラメータをセノトし、サブルー
チンを呼び出す。次に、サブルーチン側で、レジスタポ
インタの内容から「８」を引く処理を実行することによ
り２メインルーチンのレジスタ０からレジスタ７がサブ
ルーチンのレジスタ８からレジスタ１５にマノピングさ
れ、従来の様なデータ転送処理を行うこと無く、パラメ
ータの受は渡しが行える（第３図参照）。
また、サブルーチンに必要なレジスタ数だけレジスタポ
インタの内容を減ずればよく、内部ＲＡＭを効率的に使
用できる。例えば、サブルーチンで必要なレジスタ数が
「５」であれば、「５」を減ずればよい。
インタの内容を減ずればよく、内部ＲＡＭを効率的に使
用できる。例えば、サブルーチンで必要なレジスタ数が
「５」であれば、「５」を減ずればよい。
〈発明の効果〉
以上詳細に説明したように１本発明によれば、サブルー
チン呼び出し時に於けるパラメータの受は渡しを高速に
実行することができ、オーバーヘノドの低減をはかるこ
とができる。筐た。サブルーチンで使用するレジスタ数
に応じて、レジスタバンクを構成する内部ＲＡＭの量を
設定できるため、内部ＲＡＭを効率よく使用することが
できる。
チン呼び出し時に於けるパラメータの受は渡しを高速に
実行することができ、オーバーヘノドの低減をはかるこ
とができる。筐た。サブルーチンで使用するレジスタ数
に応じて、レジスタバンクを構成する内部ＲＡＭの量を
設定できるため、内部ＲＡＭを効率よく使用することが
できる。
第１図は本発明に係るマイクロコンピュータの一実施例
の内部ブロック図、第２図はレジスタポインタの内容と
レジスタセットとの関係を示す図。 第８図はメインルーチン・レジスタセットとサブルーチ
ン・レジスタセノトとの関係を示す図である。 符号の説明 ＲＡＭ：内部ＲＡＭ、ＲＰ ニレジスタボインタ、ＡＤ
ＤＥＲ：加算器。
の内部ブロック図、第２図はレジスタポインタの内容と
レジスタセットとの関係を示す図。 第８図はメインルーチン・レジスタセットとサブルーチ
ン・レジスタセノトとの関係を示す図である。 符号の説明 ＲＡＭ：内部ＲＡＭ、ＲＰ ニレジスタボインタ、ＡＤ
ＤＥＲ：加算器。
Claims (1)
- １、内部ＲＡＭにより構成されるレジスタバンクにおい
て、隣接するレジスタセットの一部をオーバーラップし
て設定する手段を具備したことを特徴とするマイクロコ
ンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170302A JPH0335324A (ja) | 1989-06-30 | 1989-06-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170302A JPH0335324A (ja) | 1989-06-30 | 1989-06-30 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335324A true JPH0335324A (ja) | 1991-02-15 |
Family
ID=15902451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170302A Pending JPH0335324A (ja) | 1989-06-30 | 1989-06-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335324A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704858B1 (en) | 1999-06-09 | 2004-03-09 | Nec Electronics Corporation | Information processor and method for switching those register files |
| US7555631B2 (en) | 1991-07-08 | 2009-06-30 | Sanjiv Garg | RISC microprocessor architecture implementing multiple typed register sets |
-
1989
- 1989-06-30 JP JP1170302A patent/JPH0335324A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7555631B2 (en) | 1991-07-08 | 2009-06-30 | Sanjiv Garg | RISC microprocessor architecture implementing multiple typed register sets |
| US6704858B1 (en) | 1999-06-09 | 2004-03-09 | Nec Electronics Corporation | Information processor and method for switching those register files |
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