JPH0335498A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0335498A JPH0335498A JP1170261A JP17026189A JPH0335498A JP H0335498 A JPH0335498 A JP H0335498A JP 1170261 A JP1170261 A JP 1170261A JP 17026189 A JP17026189 A JP 17026189A JP H0335498 A JPH0335498 A JP H0335498A
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- fuse
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体基板上にトランジスタを形成する半導
体素子に関し、特にトランジスタをアレー状に配列する
牢導体記憶装ｒに関するものである。
体素子に関し、特にトランジスタをアレー状に配列する
牢導体記憶装ｒに関するものである。
第１図は従来の不揮発性半導体記憶装置、？７の回路ブ
ロック図を示す。図において、（１）はメモリトランジ
スタアレー、（２）は予備メモリトランジスタ、（３）
はアドレスバッファ、（４）はＸデコーダ、（５）はＸ
デコーダ、（６）はＹゲート回路、（７）はセンスアン
プ及ヒＩ／′Ｏバッファ、（８）はコントロール回ｂｏ
ｘ、（９１は冗長回路及びフユーズ回路、００は予備メ
モリトランジスタ用Ｘデコーダ、Ｑｌ）は予備メモリト
ランジスタ用Ｘデコーダ、（２）は予備メモリトランジ
スタ用Ｙゲート回路である。
ロック図を示す。図において、（１）はメモリトランジ
スタアレー、（２）は予備メモリトランジスタ、（３）
はアドレスバッファ、（４）はＸデコーダ、（５）はＸ
デコーダ、（６）はＹゲート回路、（７）はセンスアン
プ及ヒＩ／′Ｏバッファ、（８）はコントロール回ｂｏ
ｘ、（９１は冗長回路及びフユーズ回路、００は予備メ
モリトランジスタ用Ｘデコーダ、Ｑｌ）は予備メモリト
ランジスタ用Ｘデコーダ、（２）は予備メモリトランジ
スタ用Ｙゲート回路である。
第１図円フユーズ（９）０部分を簡潔に第５図に示す。
図において、Ｔｒｌはフユーズ用メモリトランジスタ、
Ｔｒ２〜Ｔｒ４はトランジスタ、ａ−ｄはＴｒ１〜Ｔｒ
４の各ゲートの信号、ｆはこの回路の出力信号、ＯはＶ
ｐｐ （書き込み用高電圧雷源）、○はＶｃｃでゐる。
Ｔｒ２〜Ｔｒ４はトランジスタ、ａ−ｄはＴｒ１〜Ｔｒ
４の各ゲートの信号、ｆはこの回路の出力信号、ＯはＶ
ｐｐ （書き込み用高電圧雷源）、○はＶｃｃでゐる。
プらに第５図Ｖ回路いモード表を第６図に、ＴｒＩのＶ
Ｇ−ＩＤ特性を第７図に示す。
Ｇ−ＩＤ特性を第７図に示す。
次にＨｎ１１作について説明する。第１図において。
アドレスバッファ（３）に入力された信号はバッファを
介してＸデコーダ（４）、Ｙデコーダ（５）に伝えられ
る。Ｘデコーダ（４）はメモリトランジスタアレー（１
）中０１本０ゲートラインを選択する。Ｙデコーダ（５
）から尚信号はＹゲート回路（６）に入り、メモリトラ
ンジスタアレー（１１中０１本いドレインラインを選択
する。このようにしてメモリトランジスタアレー（１１
中ｎ１つのメモリトランジスタが倒択され、そのメモリ
トランジスタが記憶している情報がセンスアンプ及びＩ
１０バッファ（７）を通じ読み出される。、メモリトラ
ンジスタに情報を書き込む場合も全く同様にしてメモリ
トランジスタをｍ択し、Ｉ１０バッファ（７）から入力
した情報を書き込む。
介してＸデコーダ（４）、Ｙデコーダ（５）に伝えられ
る。Ｘデコーダ（４）はメモリトランジスタアレー（１
）中０１本０ゲートラインを選択する。Ｙデコーダ（５
）から尚信号はＹゲート回路（６）に入り、メモリトラ
ンジスタアレー（１１中０１本いドレインラインを選択
する。このようにしてメモリトランジスタアレー（１１
中ｎ１つのメモリトランジスタが倒択され、そのメモリ
トランジスタが記憶している情報がセンスアンプ及びＩ
１０バッファ（７）を通じ読み出される。、メモリトラ
ンジスタに情報を書き込む場合も全く同様にしてメモリ
トランジスタをｍ択し、Ｉ１０バッファ（７）から入力
した情報を書き込む。
次に冗長回路の動作について説明する。今、メモリトラ
ンジスタアレー（１）中のあるメモリトランジスタに欠
陥等が存在し、正常に動作しないとする。その場合、冗
長回路により、不良メモリトランジスタと予備メモリト
ランジスタ（２）中の正常なメモリトランジスタとの貿
キ襖えを行う。通常、不良メモリトランジスタと予備メ
モリトランジスタとの置き換えは、ゲートラインもしく
はドレインラインごと行う。ここでは、例としてゲート
ラインの置き拗えについて説明する。置き控えを実現す
るために、まず冗長回路及びフユーズ回路（９）中０不
良メモリトランジスタいアドレスに対応するフユーズを
切断する。そうすると、アドレスバッファ（３）に不良
メモリトランジスタに対応するアドレスが入力された時
、冗長回路及びフユーズ回路（９）が出す信号によ。で
、Ｘデコーダ（４）は非活性化される一方、予備メモリ
トランジスタ（２１用のＸデコーダＧｄが活性化される
ようになり、不良メモリトランジスタと予備メモリトラ
ンジスタとの入れ換えが実現する。ドレインラインの入
オ］換えについても全く同様である。
ンジスタアレー（１）中のあるメモリトランジスタに欠
陥等が存在し、正常に動作しないとする。その場合、冗
長回路により、不良メモリトランジスタと予備メモリト
ランジスタ（２）中の正常なメモリトランジスタとの貿
キ襖えを行う。通常、不良メモリトランジスタと予備メ
モリトランジスタとの置き換えは、ゲートラインもしく
はドレインラインごと行う。ここでは、例としてゲート
ラインの置き拗えについて説明する。置き控えを実現す
るために、まず冗長回路及びフユーズ回路（９）中０不
良メモリトランジスタいアドレスに対応するフユーズを
切断する。そうすると、アドレスバッファ（３）に不良
メモリトランジスタに対応するアドレスが入力された時
、冗長回路及びフユーズ回路（９）が出す信号によ。で
、Ｘデコーダ（４）は非活性化される一方、予備メモリ
トランジスタ（２１用のＸデコーダＧｄが活性化される
ようになり、不良メモリトランジスタと予備メモリトラ
ンジスタとの入れ換えが実現する。ドレインラインの入
オ］換えについても全く同様である。
次にフユーズについて説明する。現在、フユーズには、
（１） ： 電気的に溶断可能な重置フユーズ。
（１） ： 電気的に溶断可能な重置フユーズ。
（２１：レーザーにより溶断するもの。（ａ＋ ： Ｕ
Ｐ ＲＯＭ （ｔＪｎｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）
フユーズ等がある。しかし、前記（１）項のもいは溶断
するた力の回路に大きなスペースを必要とするタメ、チ
ップ而ｆｔ１が増大する。＋２１項のもいはレーザーで
溶断するた力の高価な装渭を必要とする等の欠点がある
。また、（３）項のＩＪ Ｆ ＲＯＭフユーズはＥＰＲ
ＯＭｆｌメモリトランジスタの上面をアルミで覆い紫外
牌を遮断することにより、記憶情報が消えないようにし
たちいをフユーズとして用いたものであり、ＥＰＲＯＭ
においては容易に実現できる上、テスタで情報を書き込
むことによりフユーズとして働くので余分な装荷も必要
としない。
Ｐ ＲＯＭ （ｔＪｎｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）
フユーズ等がある。しかし、前記（１）項のもいは溶断
するた力の回路に大きなスペースを必要とするタメ、チ
ップ而ｆｔ１が増大する。＋２１項のもいはレーザーで
溶断するた力の高価な装渭を必要とする等の欠点がある
。また、（３）項のＩＪ Ｆ ＲＯＭフユーズはＥＰＲ
ＯＭｆｌメモリトランジスタの上面をアルミで覆い紫外
牌を遮断することにより、記憶情報が消えないようにし
たちいをフユーズとして用いたものであり、ＥＰＲＯＭ
においては容易に実現できる上、テスタで情報を書き込
むことによりフユーズとして働くので余分な装荷も必要
としない。
従−で、近年、盛んに用いられるようになってきた。
次に（３）項のＵＰＲＯＭフユーズを用いたフユーズ回
路について説明する。第５図において、フユーズ用メモ
リトランジスタＴｒ１に書き込みを行うていない場合、
フユーズ回路は第６図のモード表の通常動作時Ｔｒｔ’
ｌ’プログラムのモードに従って、その出力信号ｆはＯ
ｖとなる。出力信号ｆはメモリトランジスタアレー（１
３のデコーダ（４）又は（５）を非活性化させ、予備メ
モリトランジスタ（２）のデコーダ００又はαυを活性
化させる回路に入力しており、出力信号ｆがＶｃｃにな
ると予備メモリトランジスタとの置換が行われる。従っ
て、予備メモリトランジスタとの置換を行いたいときは
、第６図のモード表の’Ｔｒｌプログラム′Ｖモードに
してＴｒｌに書き込みをおこなう。そうすると通常ｊＴ
ＩＪＩ作時は’Ｔｒ１％Ｏ′プログラム′のモードに従
。
路について説明する。第５図において、フユーズ用メモ
リトランジスタＴｒ１に書き込みを行うていない場合、
フユーズ回路は第６図のモード表の通常動作時Ｔｒｔ’
ｌ’プログラムのモードに従って、その出力信号ｆはＯ
ｖとなる。出力信号ｆはメモリトランジスタアレー（１
３のデコーダ（４）又は（５）を非活性化させ、予備メ
モリトランジスタ（２）のデコーダ００又はαυを活性
化させる回路に入力しており、出力信号ｆがＶｃｃにな
ると予備メモリトランジスタとの置換が行われる。従っ
て、予備メモリトランジスタとの置換を行いたいときは
、第６図のモード表の’Ｔｒｌプログラム′Ｖモードに
してＴｒｌに書き込みをおこなう。そうすると通常ｊＴ
ＩＪＩ作時は’Ｔｒ１％Ｏ′プログラム′のモードに従
。
て出力信号ｆ ！、ｔＶｃｃとなり、予備メモリトラン
ジスタとの置き換えが行われる。
ジスタとの置き換えが行われる。
従来カフユーズ回路は以上のように構成されていたので
、ここでフユーズ用メモリトランジスタＴｒｌのＶｃ
−１０特性を第７図に示す。Ｔｒｌのゲートには通常動
作時、常にＶｃｃが印加されており、従うでＴｒｌに１
１′が記憶されている（フローティングゲートに電荷が
蓄えられていないとき）が１０′が記憶されている（フ
ローティングゲートに電荷が蓄えられているとき）かで
、予備メモリとの置き換えが実行されるかどうかが決ま
ることは前述の通りである。
、ここでフユーズ用メモリトランジスタＴｒｌのＶｃ
−１０特性を第７図に示す。Ｔｒｌのゲートには通常動
作時、常にＶｃｃが印加されており、従うでＴｒｌに１
１′が記憶されている（フローティングゲートに電荷が
蓄えられていないとき）が１０′が記憶されている（フ
ローティングゲートに電荷が蓄えられているとき）かで
、予備メモリとの置き換えが実行されるかどうかが決ま
ることは前述の通りである。
しかし、この場合ゲート電圧がＶｃｃの際に流れるドレ
インｗｉ流ＩＤＩはゲート電圧Ｖｃｃの変動に対する変
化が太キ＜、一方、ゲート槽圧Ｖｃｃ ＝ ｆＴＴ 源
端圧はノイズ等によ。て変化することが大きい。
インｗｉ流ＩＤＩはゲート電圧Ｖｃｃの変動に対する変
化が太キ＜、一方、ゲート槽圧Ｖｃｃ ＝ ｆＴＴ 源
端圧はノイズ等によ。て変化することが大きい。
従。で、このフユーズ回路は電源電圧のノイズ等による
変化に対するマージンが小さり、誤動作を起こすという
間頚点があった。
変化に対するマージンが小さり、誤動作を起こすという
間頚点があった。
〔課題を解決するための手段および作用〕この発明に係
る不揮発性半導体記憶装置はフユーズ用トランジスタに
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎ
ｌｙ Ｍｅｍｏｒｙ ）を用いることにより、雷源渭
圧Ｖｃｃのノイズ等による変化に対し、十分なマージン
を持ｔニジ、誤動作等が起こる可能性を軽減したもいで
ある。
る不揮発性半導体記憶装置はフユーズ用トランジスタに
Ｅ Ｐ ＲＯＭ （ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ ０ｎ
ｌｙ Ｍｅｍｏｒｙ ）を用いることにより、雷源渭
圧Ｖｃｃのノイズ等による変化に対し、十分なマージン
を持ｔニジ、誤動作等が起こる可能性を軽減したもいで
ある。
以下、この発明の一実施例を図について説明する。なお
、この発明による不揮発性半導体記憶装置の回路ブロッ
ク（ロ）は第１図に示した従来のものと全く同一である
。また、回路動作及び冗長回路の動作も前記従来のもの
と同一である。次にフユーズ回路を第２図に示す。図に
おいて、ＴＲ，はフユーズ用ＥＰＲＯＭメモリトランジ
スタ、ＴＲ，〜ＴＲ，はトランジスタ、Ａ−Ｇはトラン
ジスタＴＲ。
、この発明による不揮発性半導体記憶装置の回路ブロッ
ク（ロ）は第１図に示した従来のものと全く同一である
。また、回路動作及び冗長回路の動作も前記従来のもの
と同一である。次にフユーズ回路を第２図に示す。図に
おいて、ＴＲ，はフユーズ用ＥＰＲＯＭメモリトランジ
スタ、ＴＲ，〜ＴＲ，はトランジスタ、Ａ−Ｇはトラン
ジスタＴＲ。
〜ＴＲ，の各ゲートの信号、Ｈはこの回路い出力信号、
＠はｖｌ）Ｉ） （書き込み用高漕圧ｉｆｆ源）、○は
Ｖｃｃ（ｆｌ？＃漕圧）である。フユーズ用メモリトラ
ンジスタは表面をアルｉ （Ａ＃）で覆われている。
＠はｖｌ）Ｉ） （書き込み用高漕圧ｉｆｆ源）、○は
Ｖｃｃ（ｆｌ？＃漕圧）である。フユーズ用メモリトラ
ンジスタは表面をアルｉ （Ａ＃）で覆われている。
次に動作について説明する。まず最初に、第３図小モー
ド表に示した’ ＴＲ，初期化′のモードで、ＴＲ，の
フロ−ティングゲート中の７Ｕ子を引キ抜き・オペての
フユーズ用メモリトランジスタを′″１′１′プログラ
ム、すなオ）ち、第４ Ｍの１′で示したＶＧ−ＩＤ特
性の状態にする。そうすると、通常動作時出力Ｈ１，：
ｔＯｖとなり、予備メモリトランジスタ（２１との置換
は行われない。その後、予備メモリトランジスタ（２）
との置換を行う必要がある場合は、％ＴＲ，プログプロ
グラム−ドにしてＴＲ。
ド表に示した’ ＴＲ，初期化′のモードで、ＴＲ，の
フロ−ティングゲート中の７Ｕ子を引キ抜き・オペての
フユーズ用メモリトランジスタを′″１′１′プログラ
ム、すなオ）ち、第４ Ｍの１′で示したＶＧ−ＩＤ特
性の状態にする。そうすると、通常動作時出力Ｈ１，：
ｔＯｖとなり、予備メモリトランジスタ（２１との置換
は行われない。その後、予備メモリトランジスタ（２）
との置換を行う必要がある場合は、％ＴＲ，プログプロ
グラム−ドにしてＴＲ。
いフローティングゲートに電子を注入する。すなわち、
第４図い１０′で示したＶＧ−ＩＤ特性の状態にする。
第４図い１０′で示したＶＧ−ＩＤ特性の状態にする。
そうすると、通常動作時出力はＶｃｃとなり、メモリト
ランジスタアレー（１）のデコーダ（４）又は（５）を
非活性化させ、予備メモリトランジスタ（２）イデコー
ダＯｔｌ又はαＤを活性化させ、予備メモリトランジス
タ（２）との置換が行われる。
ランジスタアレー（１）のデコーダ（４）又は（５）を
非活性化させ、予備メモリトランジスタ（２）イデコー
ダＯｔｌ又はαＤを活性化させ、予備メモリトランジス
タ（２）との置換が行われる。
なお、上記実施例によるフユーズ回路は、フユーズ用メ
モリトランジスタＴＲ，にＥ２Ｆ ＲＯＭを用いている
が、Ｅ２ＦＲＯＭメモリは第３図の’ＴＲ１初期化′の
モードにするとフローティングゲート中（ｎ［７子が引
き抜かれそのｖｒｕｌ、ｔ Ｏｖより小さくなる、すな
わち、’ ＴＲ，初期化′のモードによりＴＲ，はデプ
レッシッントランジスタとなる。従って第４図に示すよ
うに、ゲート密圧Ｖｃｃ（＝５ｖ）で読み出しを行う場
合、′″０′０′プログラムＲ１は完全に０ＦＦＬ／、
才た１１′プログラムしたＴＲＩは完全にＯＮＬ／てそ
のＩＤは十分大きく、Ｖｃｃのノイズ等による変動の影
響を受けにくくなる。つまり、ＶＣＣ（７’ｌノイズ等
による変化に対して十分なマージンを持ち、誤動作を起
こす可能性が非常に小さくなる訳である。
モリトランジスタＴＲ，にＥ２Ｆ ＲＯＭを用いている
が、Ｅ２ＦＲＯＭメモリは第３図の’ＴＲ１初期化′の
モードにするとフローティングゲート中（ｎ［７子が引
き抜かれそのｖｒｕｌ、ｔ Ｏｖより小さくなる、すな
わち、’ ＴＲ，初期化′のモードによりＴＲ，はデプ
レッシッントランジスタとなる。従って第４図に示すよ
うに、ゲート密圧Ｖｃｃ（＝５ｖ）で読み出しを行う場
合、′″０′０′プログラムＲ１は完全に０ＦＦＬ／、
才た１１′プログラムしたＴＲＩは完全にＯＮＬ／てそ
のＩＤは十分大きく、Ｖｃｃのノイズ等による変動の影
響を受けにくくなる。つまり、ＶＣＣ（７’ｌノイズ等
による変化に対して十分なマージンを持ち、誤動作を起
こす可能性が非常に小さくなる訳である。
以上のようにこ０発明によハば、フユーズ回路のフユー
ズトランジスタにＥ”ＦＲＯＭメモリトランジスタを用
いることにより、読み出し□圧に対し安定した０Ｎ１０
Ｆ Ｆｆｌ状態を得ることができ、これによりｍ源ノイ
ズ等が加わ。でも誤動作をする可能性い小さい、安定し
たフユーズ回路をｆＯることができるという効果がある
。
ズトランジスタにＥ”ＦＲＯＭメモリトランジスタを用
いることにより、読み出し□圧に対し安定した０Ｎ１０
Ｆ Ｆｆｌ状態を得ることができ、これによりｍ源ノイ
ズ等が加わ。でも誤動作をする可能性い小さい、安定し
たフユーズ回路をｆＯることができるという効果がある
。
第１図は従来乃びこの発明共通い不揮発性半導体記憶装
置のブロック図、第２図はＥ２ＦＲＯＭメモリトランジ
スタをフユーズトランジスタとして用いたフユーズ回路
の回路図、第３図はｆ！４２図の回路のモード表を示す
図、第４図はＥ”ＦＲＯＭメモリトランジスタのＶＴＨ
の変化を示したＶＧ−１０特性曲線図、第５図はＥＰＲ
ＯＭメモリトランジスタをフユーズトランジスタとして
用いた従来いフユーズ回路の回路図、第６図は第５図の
回路いモード表を示す図、第７図はＥＰＲＯＭメモリト
ランジスタのＶＴＨの変化を示したＶＧ−（Ｄ特性曲ｎ
口である。 図において、（１）はメモリトランジスタアレー（２１
は予備メモリトランジスタ、（３）はアドレスバッファ
、（４）はＸデコーダ、（５）はＹデコーダ、（６）は
Ｙゲート回路、（７）はセンスアンプ及び■１０バ、フ
ァ、（８）はコントロール回路、（９）は冗長開路ルび
ヒユーズ、００は予備メモリトランジスタ用Ｙデコーダ
、０１）は予備メモリトランジスタ用Ｙゲートｌ１ｉｌ
路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代即人 大岩増雄 第１図 １ メモリトランジスタアレー ７ ｆ）又アンス
Ｌび゛ん４ハ）ノア２ 予イ甫にり１ラシジスタ
δ コシトロールａ、ｔ＞３ アトしスベツフ
ァ デ 冗舌〔回ΣトＡ）ｉヒユーズ
６ 丁ゲート巨１到ト Ｙゲートロ到Ｆ 第３図 第４図 第６図 第７図
置のブロック図、第２図はＥ２ＦＲＯＭメモリトランジ
スタをフユーズトランジスタとして用いたフユーズ回路
の回路図、第３図はｆ！４２図の回路のモード表を示す
図、第４図はＥ”ＦＲＯＭメモリトランジスタのＶＴＨ
の変化を示したＶＧ−１０特性曲線図、第５図はＥＰＲ
ＯＭメモリトランジスタをフユーズトランジスタとして
用いた従来いフユーズ回路の回路図、第６図は第５図の
回路いモード表を示す図、第７図はＥＰＲＯＭメモリト
ランジスタのＶＴＨの変化を示したＶＧ−（Ｄ特性曲ｎ
口である。 図において、（１）はメモリトランジスタアレー（２１
は予備メモリトランジスタ、（３）はアドレスバッファ
、（４）はＸデコーダ、（５）はＹデコーダ、（６）は
Ｙゲート回路、（７）はセンスアンプ及び■１０バ、フ
ァ、（８）はコントロール回路、（９）は冗長開路ルび
ヒユーズ、００は予備メモリトランジスタ用Ｙデコーダ
、０１）は予備メモリトランジスタ用Ｙゲートｌ１ｉｌ
路を示す。 なお、図中、同一符号は同一、又は相当部分を示す。 代即人 大岩増雄 第１図 １ メモリトランジスタアレー ７ ｆ）又アンス
Ｌび゛ん４ハ）ノア２ 予イ甫にり１ラシジスタ
δ コシトロールａ、ｔ＞３ アトしスベツフ
ァ デ 冗舌〔回ΣトＡ）ｉヒユーズ
６ 丁ゲート巨１到ト Ｙゲートロ到Ｆ 第３図 第４図 第６図 第７図
Claims (1)
- 電気的に絶縁されたフローティングゲートを有し、この
フローティングゲートに電荷が蓄えられているか否かに
よって情報を記憶し、また情報の消去は紫外線を照射し
、フローティングゲートに蓄えられている電子を追い出
すことにより実現するメモリトランジスタをアレー状に
配したメモリトランジスタアレーと前記トランジスタア
レーと同等の構造を持つ予備のメモリトランジスタアレ
ーとを有し、また電気的に書き込み／消去可能なメモリ
トランジスタとその書き込み／消去回路とを有し、前記
電気的に書き込み／消去可能なメモリトランジスタの情
報によって、前記メモリトランジスタアレーと予備のメ
モリトランジスタアレーとを置き換えることができる機
能を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170261A JPH0335498A (ja) | 1989-06-30 | 1989-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170261A JPH0335498A (ja) | 1989-06-30 | 1989-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335498A true JPH0335498A (ja) | 1991-02-15 |
Family
ID=15901662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170261A Pending JPH0335498A (ja) | 1989-06-30 | 1989-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064627A (en) * | 1996-09-26 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051200A (ja) * | 1983-05-27 | 1985-03-22 | ルブリゾル ジエネテイクス インコーポレイテッド | 自家不和合性糖蛋白質 |
| JPH01261845A (ja) * | 1988-04-12 | 1989-10-18 | Nec Corp | 冗長回路 |
-
1989
- 1989-06-30 JP JP1170261A patent/JPH0335498A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051200A (ja) * | 1983-05-27 | 1985-03-22 | ルブリゾル ジエネテイクス インコーポレイテッド | 自家不和合性糖蛋白質 |
| JPH01261845A (ja) * | 1988-04-12 | 1989-10-18 | Nec Corp | 冗長回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064627A (en) * | 1996-09-26 | 2000-05-16 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
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