JPH0335617A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH0335617A JPH0335617A JP1170740A JP17074089A JPH0335617A JP H0335617 A JPH0335617 A JP H0335617A JP 1170740 A JP1170740 A JP 1170740A JP 17074089 A JP17074089 A JP 17074089A JP H0335617 A JPH0335617 A JP H0335617A
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- JP
- Japan
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- clock
- output
- input
- phase difference
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［８！Ｅ要］
ディジタルＰＬＬ回路に関し、
ジッタ抑圧特性とプルインレンジの性能を同１１１に満
足できるようにすることを目的とし、第１の発明は、入
力クロックと出力クロックの位相差の比較を行う位相比
較部と、該位相比較部の出力を受けて位１１差に応じた
制御信号を発生ずる位相差判定部と、前記位相比較部の
出力と位相差判定部の出力を受けてクロックのカウント
を行う積分カウンタと、該積分カウンタからのキャリー
信号又はボロー信号を受けて、クロックの周期を可変す
るＩ／Ｄ回路と、該１／Ｄ回路の出力を受けて入力信号
を分周する分周器とにより構成され、前記α相差ｔｌｌ
定部の制御出力により積分カウンタのカウント段数を制
御するように（１☆或する。
足できるようにすることを目的とし、第１の発明は、入
力クロックと出力クロックの位相差の比較を行う位相比
較部と、該位相比較部の出力を受けて位１１差に応じた
制御信号を発生ずる位相差判定部と、前記位相比較部の
出力と位相差判定部の出力を受けてクロックのカウント
を行う積分カウンタと、該積分カウンタからのキャリー
信号又はボロー信号を受けて、クロックの周期を可変す
るＩ／Ｄ回路と、該１／Ｄ回路の出力を受けて入力信号
を分周する分周器とにより構成され、前記α相差ｔｌｌ
定部の制御出力により積分カウンタのカウント段数を制
御するように（１☆或する。
第２の発明は、入力クロックと出力クロックの位相差の
比較を行うＣ立川比較部と、該位相比較部の出力を受け
て位相差に応じた制御信号を発生ずる位相差判定部と、
該位相差判定部の出力によりクロックの分周比を可変す
る可変分周器と、前記位相比較部の出力を制御信号とし
て入力すると共に、可変分周器から入力されるクロック
のカウントを行・）積分カウンタと、該積分カウンタか
らのキャリー信号又はボロー信号を受けて、クロックの
周期を可変するＩ／Ｄ回路と、該１／Ｄ回路の１４１力
を受けて入力信号を分周する分周器とにより構成する。
比較を行うＣ立川比較部と、該位相比較部の出力を受け
て位相差に応じた制御信号を発生ずる位相差判定部と、
該位相差判定部の出力によりクロックの分周比を可変す
る可変分周器と、前記位相比較部の出力を制御信号とし
て入力すると共に、可変分周器から入力されるクロック
のカウントを行・）積分カウンタと、該積分カウンタか
らのキャリー信号又はボロー信号を受けて、クロックの
周期を可変するＩ／Ｄ回路と、該１／Ｄ回路の１４１力
を受けて入力信号を分周する分周器とにより構成する。
いずれの発明も、積分カウンタの積分１侍間を可変して
ジッタ抑圧特性とプルインレンジの性能との調和を図る
ようにしている点てへ通ずる。
ジッタ抑圧特性とプルインレンジの性能との調和を図る
ようにしている点てへ通ずる。
［産業上の利用分野］
本発明はディジタルＰＬＬ（Ｐｈａｓｅ Ｌ。
ｃ ｋ Ｌ ｏ ｏ 「））回路に関する。
Ｐ Ｌ Ｌ回路としては、従来よりアナログ方式のもの
が用いられていたか、近年集積回路技術の向上によりＩ
Ｃ化が可能になり、ＩＣ化されると動作安定度の向上及
び高信頼化を図ることができ、しかも小形化できること
からディジタルＰＬＬ回路が採用されるようになってき
ている。１００ ＭＨｚオーダの高周波領域では依然と
してアナログＰＬＬ回路が用いられているが、Ｉ Ｍ
Ｈｚオーダの領域では、ディジタルＰＬＬが多用される
ようになってきている。
が用いられていたか、近年集積回路技術の向上によりＩ
Ｃ化が可能になり、ＩＣ化されると動作安定度の向上及
び高信頼化を図ることができ、しかも小形化できること
からディジタルＰＬＬ回路が採用されるようになってき
ている。１００ ＭＨｚオーダの高周波領域では依然と
してアナログＰＬＬ回路が用いられているが、Ｉ Ｍ
Ｈｚオーダの領域では、ディジタルＰＬＬが多用される
ようになってきている。
［従来の技術］
第５図はスタッフ多重方式の通信装置の構成ブロック図
である。送信側と受信側に分けて説明する。先ず送信側
において、エラステインクメモリ１に入力されたデータ
は、発振器２の出力クロックを書込みクロックとして当
該エラスティックメモリ１に書込まれる。エラスティッ
クメモリ１に書込まれたデータは、両法はクロック発生
器３の出力を読出しクロックとして順次読出され、続く
スタッフ多重部４に入る。
である。送信側と受信側に分けて説明する。先ず送信側
において、エラステインクメモリ１に入力されたデータ
は、発振器２の出力クロックを書込みクロックとして当
該エラスティックメモリ１に書込まれる。エラスティッ
クメモリ１に書込まれたデータは、両法はクロック発生
器３の出力を読出しクロックとして順次読出され、続く
スタッフ多重部４に入る。
スタッフ多重部４は、入力データに対してスタッフ多重
を行う。
を行う。
エラスティックメモリ１の書込みクロックと読出しクロ
ックとは、発振器２．６とそれぞれ独立な発振器からク
ロックを作成しているため、これらクロックは非同期で
ある。発振器６の出力は、フレーム作成部５を経て、ス
タッフ多重部４からエラスティックメモリ１に与えられ
るが、直接は与えられずに両法はクロック発生器３を介
して１ｊえられる。エラスティックメモリ１内には書込
みクロックと読出しクロックのｆ立Ｈ１差を検出する（
立…比較部（図示せず）が組込まれており、両方のクロ
ックの位ｔ１１差を検出する。この検出桔里が両法はク
ロック発生器３に与えられる。
ックとは、発振器２．６とそれぞれ独立な発振器からク
ロックを作成しているため、これらクロックは非同期で
ある。発振器６の出力は、フレーム作成部５を経て、ス
タッフ多重部４からエラスティックメモリ１に与えられ
るが、直接は与えられずに両法はクロック発生器３を介
して１ｊえられる。エラスティックメモリ１内には書込
みクロックと読出しクロックのｆ立Ｈ１差を検出する（
立…比較部（図示せず）が組込まれており、両方のクロ
ックの位ｔ１１差を検出する。この検出桔里が両法はク
ロック発生器３に与えられる。
ここで、読出しクロックの方が書込みクロックよりも若
干高めの周波数に設定されている。そこで、両方のクロ
ックの位相差が所定量以上になると、両法はクロック発
生器３は読出しクロックを発生させないようにして、両
方のクロックのタイミング調整を行う。スタッフ多重部
４では、両法はクロックに対応する部分には、ダミーデ
ータ（スタッフという）を挿入して送り出す。スタッフ
多重部４の出力は、続くフレーム作成部５に入り、発振
器６のクロックに同期してフレーム化された後、送り出
される。
干高めの周波数に設定されている。そこで、両方のクロ
ックの位相差が所定量以上になると、両法はクロック発
生器３は読出しクロックを発生させないようにして、両
方のクロックのタイミング調整を行う。スタッフ多重部
４では、両法はクロックに対応する部分には、ダミーデ
ータ（スタッフという）を挿入して送り出す。スタッフ
多重部４の出力は、続くフレーム作成部５に入り、発振
器６のクロックに同期してフレーム化された後、送り出
される。
受信側では、フレーム作成部５から送られてきたフレー
ムデータをフレーム同期部７で受信した後、フレーム分
離部８にＬ＞える。フレーム分離部８は、個々のデータ
に分離するに際し、ダミーデータの場合にはその旨を歯
抜はクロック発生器９に一！ｊえる。南１友はクロック
発生器９の出力はエラスティックメモリ１０にデータ書
込みクロックとして９えられる。一方、スタッフ分離部
８の出力データはエラスティックメモリ１０に入ってお
り、歯抜はクロック発生器９の出力を書込みクロックと
してエラスティックメモリ１０に書込まれる。
ムデータをフレーム同期部７で受信した後、フレーム分
離部８にＬ＞える。フレーム分離部８は、個々のデータ
に分離するに際し、ダミーデータの場合にはその旨を歯
抜はクロック発生器９に一！ｊえる。南１友はクロック
発生器９の出力はエラスティックメモリ１０にデータ書
込みクロックとして９えられる。一方、スタッフ分離部
８の出力データはエラスティックメモリ１０に入ってお
り、歯抜はクロック発生器９の出力を書込みクロックと
してエラスティックメモリ１０に書込まれる。
この場合において、ダミーデータの場合には歯抜はクロ
ック発生器９は書込みクロックを発生せず、エラスティ
ックメモリ１０へのダミーデータの書込みは除夫される
。エラスティックメモリ１０に書込まれたデータは、デ
ィジタルＰＬＬ回路１１から発生ずるクロックを読出し
クロックとして読出され、データとして出力される。デ
ィジタルＰＬＬ回路１１は、発！７ａ１．２から入力さ
れたクロックを分周したものを読出しクロックとしてエ
ラスチックメモリ１０に与える。
ック発生器９は書込みクロックを発生せず、エラスティ
ックメモリ１０へのダミーデータの書込みは除夫される
。エラスティックメモリ１０に書込まれたデータは、デ
ィジタルＰＬＬ回路１１から発生ずるクロックを読出し
クロックとして読出され、データとして出力される。デ
ィジタルＰＬＬ回路１１は、発！７ａ１．２から入力さ
れたクロックを分周したものを読出しクロックとしてエ
ラスチックメモリ１０に与える。
エラスティックメモリ１０内には、位相比較部（図示せ
ず）が内蔵されており、歯抜はクロック発生器９の出力
クロック（書込みクロック）とエラスティックメモリ１
０の読出しクロックとの位相を比較し、その比較結果を
ディジタルＰＬＬ回路１１に制御信号として与える。こ
の結果、ディジタルＰＬＬ回路１１は、書込みクロック
と読出しクロックの位相差がなくなるようにその出力ク
ロック（読出しクロック）を制御し、読出しクロックは
、書込みクロックと同期した形で出力される。
ず）が内蔵されており、歯抜はクロック発生器９の出力
クロック（書込みクロック）とエラスティックメモリ１
０の読出しクロックとの位相を比較し、その比較結果を
ディジタルＰＬＬ回路１１に制御信号として与える。こ
の結果、ディジタルＰＬＬ回路１１は、書込みクロック
と読出しクロックの位相差がなくなるようにその出力ク
ロック（読出しクロック）を制御し、読出しクロックは
、書込みクロックと同期した形で出力される。
第６図は、ディジタルＰＬＬ回路１１の従来（Ｒ成例を
示すブロック図である。図において、２１はエラスティ
ックメモリ１０に内蔵された２つのクロックの位相を比
較する位相比較部、２２は該位相比較部２１の出力を制
御信号として受けてクロックをカウントする積分カウン
タ、２３は該積分カウンタ２２のキャリー又はボロー出
力を受けてクロックの周期を可変するＩ／Ｄ回路、２４
は該１／Ｄ回路２３の出力クロックを分周する分周器で
ある。該分周器２４の出力がその出力となり、前記位相
比較部２１にフィードバック信号として入っている。こ
れら位相比較部２１．積分カウンタ２２．Ｉ／Ｄ回路２
３及び分周器２４とて第５図のディジタルＰＬＬ回路１
１を摺威している。
示すブロック図である。図において、２１はエラスティ
ックメモリ１０に内蔵された２つのクロックの位相を比
較する位相比較部、２２は該位相比較部２１の出力を制
御信号として受けてクロックをカウントする積分カウン
タ、２３は該積分カウンタ２２のキャリー又はボロー出
力を受けてクロックの周期を可変するＩ／Ｄ回路、２４
は該１／Ｄ回路２３の出力クロックを分周する分周器で
ある。該分周器２４の出力がその出力となり、前記位相
比較部２１にフィードバック信号として入っている。こ
れら位相比較部２１．積分カウンタ２２．Ｉ／Ｄ回路２
３及び分周器２４とて第５図のディジタルＰＬＬ回路１
１を摺威している。
このようにｔｉｔ ｄされた回路において、入力クロッ
クに同期して入力データがエラスティックメモリ１０に
古造まれる。この吉込みクロックは、位相比較部２１の
一方の入力に入っている。次に、エラスティックメモリ
１０に書込まれたデータは、ディジタルＰＬＬ回路の出
力、つまり分周器２４の出力を読出しクロックとし゛Ｃ
続出され、出力データとなる。
クに同期して入力データがエラスティックメモリ１０に
古造まれる。この吉込みクロックは、位相比較部２１の
一方の入力に入っている。次に、エラスティックメモリ
１０に書込まれたデータは、ディジタルＰＬＬ回路の出
力、つまり分周器２４の出力を読出しクロックとし゛Ｃ
続出され、出力データとなる。
この分周器２４の出力クロックは、読出しクロックとし
て動作すると）（に、前記位相比較部２１の他方の入力
に入っている。（立）目比較部２１は、両方のクロック
の位Ｉｌｌ差に応じた信号を出力する。
て動作すると）（に、前記位相比較部２１の他方の入力
に入っている。（立）目比較部２１は、両方のクロック
の位Ｉｌｌ差に応じた信号を出力する。
この位相比較部２１の出力は、積分カウンタ２２に制御
信号として入っている。積分カウンタ２２は、入力され
るクロックをカウントするが、そのカウント出力のタイ
ミングは位相比較部２１の制御出力によりＪ、１整され
る。
信号として入っている。積分カウンタ２２は、入力され
るクロックをカウントするが、そのカウント出力のタイ
ミングは位相比較部２１の制御出力によりＪ、１整され
る。
積分カウンタ２２はクロックのカウントに応じてキャリ
ー信号又はボロー信号を出力する。Ｉ／Ｄ回路２３は、
このキャリー信号又はボロー信号を受けてクロックの周
期を可変したものを出力し、分周器２４はこの周期可変
クロックを所定の分周比で分周する。この分周器２４の
出力がディジタルＰＬＬ回路の出力となると共に、前記
位相比較部２１に入力される。そして、最終的には、出
力クロックは入力クロックと同期したものとなり、入力
クロックと同期した出力クロックによりエラスティック
メモリ１０からデータが読出される。
ー信号又はボロー信号を出力する。Ｉ／Ｄ回路２３は、
このキャリー信号又はボロー信号を受けてクロックの周
期を可変したものを出力し、分周器２４はこの周期可変
クロックを所定の分周比で分周する。この分周器２４の
出力がディジタルＰＬＬ回路の出力となると共に、前記
位相比較部２１に入力される。そして、最終的には、出
力クロックは入力クロックと同期したものとなり、入力
クロックと同期した出力クロックによりエラスティック
メモリ１０からデータが読出される。
書込みクロックと読出しクロックを同期させる結果、デ
ータの書込みと読出しのずれが生じることなく、正確に
書込み及び読出しができる。
ータの書込みと読出しのずれが生じることなく、正確に
書込み及び読出しができる。
［発明が解決しようとする課題］
前述した従来のディジタルＰＬＬ回路では、アナログ方
式のＰＬＬ回路と同様にプルインレンジとジッタ抑圧と
の関係が相反するものとなっている。ここで、プルイン
レンジとはＰＬＬに引込むことができる範囲、つまりＰ
ＬＬ回路として動作することができる周波数範囲をいい
、ジッタとは出力クロックに現れる立上がり時のゆらぎ
をいう。
式のＰＬＬ回路と同様にプルインレンジとジッタ抑圧と
の関係が相反するものとなっている。ここで、プルイン
レンジとはＰＬＬに引込むことができる範囲、つまりＰ
ＬＬ回路として動作することができる周波数範囲をいい
、ジッタとは出力クロックに現れる立上がり時のゆらぎ
をいう。
例えば、プルインレンジを広くとるとジッタが大きくな
り、逆にジッタを小さくするとプルインレンジが狭くな
ってしまう。
り、逆にジッタを小さくするとプルインレンジが狭くな
ってしまう。
このように、プルインレンジとジッタ抑圧とは相反する
関係にあるが、第５図に示すようなスタッフ多重方式の
通信装置では、双方の特性を同時にＷＡ足することが要
求される。このため、［１ｊ１路設計上大きな問題とな
る。
関係にあるが、第５図に示すようなスタッフ多重方式の
通信装置では、双方の特性を同時にＷＡ足することが要
求される。このため、［１ｊ１路設計上大きな問題とな
る。
つまり、第６図の回路で、ジッタ抑圧特性を良くするた
めに積分カウンタ２２の積分段数を増やすか又は積分カ
ウンタ２２のカウンタクロックの周波数を低くすると、
プルインレンジが狭くなり、プルインレンジを広くとろ
うとして積分カウンタ２２の積分段数を減らすか又は積
分カウンタ２２のカウンタクロックの周波数を高くする
と、ジッタ抑圧特性か悪化してしまう。
めに積分カウンタ２２の積分段数を増やすか又は積分カ
ウンタ２２のカウンタクロックの周波数を低くすると、
プルインレンジが狭くなり、プルインレンジを広くとろ
うとして積分カウンタ２２の積分段数を減らすか又は積
分カウンタ２２のカウンタクロックの周波数を高くする
と、ジッタ抑圧特性か悪化してしまう。
本発明はこのような課題に鑑みてなされたものであって
、ジッタ抑圧特性とプルインレンジの性能を同時に満足
できるようにすることができるディジタルＰＬＬ回路を
１１１．９％することを目的としている。
、ジッタ抑圧特性とプルインレンジの性能を同時に満足
できるようにすることができるディジタルＰＬＬ回路を
１１１．９％することを目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。第６図と同一
のものは、同一の符号を付して示す。図において、２１
は入力クロックと出力クロックの位相差の比較を行う位
相比較部、３０は該位（１１比較部２１の出力を受けて
位相差に応じた制御信号を発／Ｊ＝する位相差１１１定
部、３１は前記１立…比較部２１のｔＦＩ力と位相差？
１１定部３０の出力を受けてクロックのカウントを行う
積分カウンタ、２３は該積分カウンタ３１からのキャリ
ー信号又はボロ信号を受けて、クロックの周期を可変す
るＩ／Ｄ回路、２４は該１／Ｄ回路２３の出力を受けて
入力信号を分周する分周器である。位相比較部２１はエ
ラスティックメモリ１０に含まれている。積分カウンタ
３１は、位相差判定部３０からの制御信号によりそのカ
ウント段数を可変できるようになっている。
のものは、同一の符号を付して示す。図において、２１
は入力クロックと出力クロックの位相差の比較を行う位
相比較部、３０は該位（１１比較部２１の出力を受けて
位相差に応じた制御信号を発／Ｊ＝する位相差１１１定
部、３１は前記１立…比較部２１のｔＦＩ力と位相差？
１１定部３０の出力を受けてクロックのカウントを行う
積分カウンタ、２３は該積分カウンタ３１からのキャリ
ー信号又はボロ信号を受けて、クロックの周期を可変す
るＩ／Ｄ回路、２４は該１／Ｄ回路２３の出力を受けて
入力信号を分周する分周器である。位相比較部２１はエ
ラスティックメモリ１０に含まれている。積分カウンタ
３１は、位相差判定部３０からの制御信号によりそのカ
ウント段数を可変できるようになっている。
［作用］
位相差判定部３０は入力クロックと出力クロックの位相
差を位相比較部２１より受けて、５該位相差に応じた直
流レベルを得る。この直流レヘルを閾値と比較し、比較
結果に応じた制御信号を積分カウンタ３１に与える。積
分カウンタ３１はこの制御信号に応じてカウント段数を
可変する。このカウント段数に応じてＰＬＬのプルイン
レンジを増減することができる。従ってジッダ抑圧特性
も調整することができ、前述したようなスタッフ多重方
式の通信装置の受信部に用いて最適である。
差を位相比較部２１より受けて、５該位相差に応じた直
流レベルを得る。この直流レヘルを閾値と比較し、比較
結果に応じた制御信号を積分カウンタ３１に与える。積
分カウンタ３１はこの制御信号に応じてカウント段数を
可変する。このカウント段数に応じてＰＬＬのプルイン
レンジを増減することができる。従ってジッダ抑圧特性
も調整することができ、前述したようなスタッフ多重方
式の通信装置の受信部に用いて最適である。
［実施例］
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、位相差判定部３０は醒相比較部２１の出力を
受けて直流レベルに変換するローパスフィルタ３０ａと
、該ローパスフィルタ３０ａの出力を所定の閾値と比較
する閾値ｉｌ＋ｌ回定３０ｂとて構成されている。３２
はカウンタクロックを発止する発振器で、その出力は積
分カウンタ３１及びＩ／Ｄ回路２３に入力されている。
。第１図と同一のものは、同一の符号を付して示す。図
において、位相差判定部３０は醒相比較部２１の出力を
受けて直流レベルに変換するローパスフィルタ３０ａと
、該ローパスフィルタ３０ａの出力を所定の閾値と比較
する閾値ｉｌ＋ｌ回定３０ｂとて構成されている。３２
はカウンタクロックを発止する発振器で、その出力は積
分カウンタ３１及びＩ／Ｄ回路２３に入力されている。
その他の構成は第１図と同じである。このように構成さ
れた回路の動作を説明すれば、以下のとおりである。
れた回路の動作を説明すれば、以下のとおりである。
入力クロックに同期して入力データかエラスティックメ
モリ１０に書込まれる。この書込みクロックは、位相比
較部２１の一方の入力に入っている。次に、エラスティ
ックメモリ１０に書込まれたデータは、ディジタルＰＬ
Ｌ回路の出力、つまり分周器２４の出力を読出しクロッ
クとして読出され、出力データとなる。
モリ１０に書込まれる。この書込みクロックは、位相比
較部２１の一方の入力に入っている。次に、エラスティ
ックメモリ１０に書込まれたデータは、ディジタルＰＬ
Ｌ回路の出力、つまり分周器２４の出力を読出しクロッ
クとして読出され、出力データとなる。
この分周器２４の出力クロックは、読出しクロックとし
て動作すると共に、前記１立川比較部２１の他方の入力
に入っている。位相比較部２１は、両方のクロックの位
相差に応じた信号を出力する。
て動作すると共に、前記１立川比較部２１の他方の入力
に入っている。位相比較部２１は、両方のクロックの位
相差に応じた信号を出力する。
この位相比較部２１の出力は、積分カウンタ２２に制御
信号として入る他、ローパスフィルタ３０ａにも入って
いる。ローパスフィルタ３０ａは１立相差に応じた直流
レベルを出力して閾値ｉ１１定回路３０ｂに与える。
信号として入る他、ローパスフィルタ３０ａにも入って
いる。ローパスフィルタ３０ａは１立相差に応じた直流
レベルを出力して閾値ｉ１１定回路３０ｂに与える。
第３閃は位１・１１比較部２１の出力波形を示す図であ
る。入力クロックと出力クロックの泣杆１のずれが小さ
い時には（イ）に示すようにハイレベルの期間Ａとロー
レベルの期間Ｂとがほぼ等しくなる。
る。入力クロックと出力クロックの泣杆１のずれが小さ
い時には（イ）に示すようにハイレベルの期間Ａとロー
レベルの期間Ｂとがほぼ等しくなる。
これに対して、入力クロックと出力クロックの位相ずれ
が大きい場合には、（ロ）に示すように、期間Ａ又は期
間Ｂのいずれかが大きくなる。（ロ）に示すような０１
口差が大きい場合にはディジタルＰＬＬ回路は、同期が
外れないようにプルインレンジを１大＜シなければなら
ない。
が大きい場合には、（ロ）に示すように、期間Ａ又は期
間Ｂのいずれかが大きくなる。（ロ）に示すような０１
口差が大きい場合にはディジタルＰＬＬ回路は、同期が
外れないようにプルインレンジを１大＜シなければなら
ない。
ローパスフィルタ３０ａは位相差に応じた第３図に示す
ような波形を受けて、直流レベルに変換する。位相差１
１１定部３０ｂは、この直流レベルを所定の閾値と比較
して同期外れの程度を認識する。
ような波形を受けて、直流レベルに変換する。位相差１
１１定部３０ｂは、この直流レベルを所定の閾値と比較
して同期外れの程度を認識する。
例えば、第３図（イ）に示すように位相ずれか小さい侍
には、プルインレンジは狭くてもかまわないため、閾値
’Ｉ’ｌｌ定部３０ｂは積分カウンタ３】の積分段数を
増やしてジッタ抑制特性を向上させる。
には、プルインレンジは狭くてもかまわないため、閾値
’Ｉ’ｌｌ定部３０ｂは積分カウンタ３】の積分段数を
増やしてジッタ抑制特性を向上させる。
積分段数か増えた積分カウンタ３１の出力は■／Ｄ回路
２３に１−７えられ、該１／Ｄ回路２３は積分カウンタ
３１の出力に応じてクロックの周期を可変して分周器２
４に与える。この分周器２４の出力は、位相比較器２１
にフィードバックされる。
２３に１−７えられ、該１／Ｄ回路２３は積分カウンタ
３１の出力に応じてクロックの周期を可変して分周器２
４に与える。この分周器２４の出力は、位相比較器２１
にフィードバックされる。
このようなフィードバック制御が繰返され、分周器２４
の出力クロックのジッタは小さくなる。
の出力クロックのジッタは小さくなる。
これに対して第３図（ロ）に示すように泣１１１ずれが
大きい場合には、同期外れが生じないようにプルインレ
ンジを肱くする必要がある。そこで、閾値１’ｌ＋定回
路３０ｂは、積分カウンタ３１の積分段数を減らしてや
る。積分段数が減少した積分カウンタ３１の出力はキャ
リー又はボー信号として１／Ｄ回路２３に与えられ、該
１／Ｄ回路２３は積分カウンタ３１の出力に応じてクロ
ックの周期を可変して分周器２４に与える。この分周器
２４の出力は、位相比較器２１にフィードバックされる
。このようなフィードバック制御が繰返され、入力クロ
ックと出力クロックの位相差は小さくなる。この結果、
ジッタ抑制特性は悪くなるが、ＰＬＬの同期外れは防Ｉ
トすることができる。このように、本発明によればジッ
タ抑圧特性とプルインレンジの性能を同時に満足できる
ようにすることができる。
大きい場合には、同期外れが生じないようにプルインレ
ンジを肱くする必要がある。そこで、閾値１’ｌ＋定回
路３０ｂは、積分カウンタ３１の積分段数を減らしてや
る。積分段数が減少した積分カウンタ３１の出力はキャ
リー又はボー信号として１／Ｄ回路２３に与えられ、該
１／Ｄ回路２３は積分カウンタ３１の出力に応じてクロ
ックの周期を可変して分周器２４に与える。この分周器
２４の出力は、位相比較器２１にフィードバックされる
。このようなフィードバック制御が繰返され、入力クロ
ックと出力クロックの位相差は小さくなる。この結果、
ジッタ抑制特性は悪くなるが、ＰＬＬの同期外れは防Ｉ
トすることができる。このように、本発明によればジッ
タ抑圧特性とプルインレンジの性能を同時に満足できる
ようにすることができる。
第４図は本発明の池の実施例を示す（Ｒ或ブロックであ
る。図に示す実施例と、第２図に示す実施例との差異は
、積分カウンタの積分段数を可変とするか、積分カウン
タのカウンタクロックを可変とするかの違いである。い
ずれも積分カウンタの積分時間を可変とする点において
共通する。図において、４０は位＃目差１１１定部３０
の出力を制御信号として受けて発振′ａ３２の出力の分
周比を可変とする可変分周器、４１は位相比較部２１の
出力を制御信号として受け、可変分周器４０の出力クロ
ックをカウンタクロックとして受ける積分カウンタであ
る。該積分カウンタ４１の積分段数は固定である。Ｉ／
Ｄ回路２３には、発振器３２の出力がそのまま入ってい
る。他の（Ｒ成は第２図と同じである。
る。図に示す実施例と、第２図に示す実施例との差異は
、積分カウンタの積分段数を可変とするか、積分カウン
タのカウンタクロックを可変とするかの違いである。い
ずれも積分カウンタの積分時間を可変とする点において
共通する。図において、４０は位＃目差１１１定部３０
の出力を制御信号として受けて発振′ａ３２の出力の分
周比を可変とする可変分周器、４１は位相比較部２１の
出力を制御信号として受け、可変分周器４０の出力クロ
ックをカウンタクロックとして受ける積分カウンタであ
る。該積分カウンタ４１の積分段数は固定である。Ｉ／
Ｄ回路２３には、発振器３２の出力がそのまま入ってい
る。他の（Ｒ成は第２図と同じである。
このように（１４成された回路において、入力クロック
と出力クロックの位相のずれが小さい時には、プルイン
レンジは狭くてもよい。従って、この１時には可変分周
器４０は、位相差Ｉ’ｌｌ定部３０の出力を受けて分周
比を大きくし、積分カウンタ４］には低い周波数のロッ
クを与える。従って、積分カウンタ４１の積分段数を増
やしたのと同一の効果が得られる。これに対して入力ク
ロックと出力クロックの位相のずれが大きくなったら、
先ずＰＬＬをプルインに引込むことが優先されるので、
可変分周器４０は位相差判定部３０の出力を受けてプル
インレンジを広くすべく分周比を小さくし、積分カウン
タ４１には高い周波数のクロックを与える。従って、積
分カウンタ４１の積分段数を減らしたのと同一の効果と
なる。
と出力クロックの位相のずれが小さい時には、プルイン
レンジは狭くてもよい。従って、この１時には可変分周
器４０は、位相差Ｉ’ｌｌ定部３０の出力を受けて分周
比を大きくし、積分カウンタ４］には低い周波数のロッ
クを与える。従って、積分カウンタ４１の積分段数を増
やしたのと同一の効果が得られる。これに対して入力ク
ロックと出力クロックの位相のずれが大きくなったら、
先ずＰＬＬをプルインに引込むことが優先されるので、
可変分周器４０は位相差判定部３０の出力を受けてプル
インレンジを広くすべく分周比を小さくし、積分カウン
タ４１には高い周波数のクロックを与える。従って、積
分カウンタ４１の積分段数を減らしたのと同一の効果と
なる。
上述の説明では、ディジタルＰＬＬ回路をスタッフ多重
方式の通信装置に用いた場合を例にとった。しかしなが
ら、本発明はこれに限るものではなく、その他の一般的
なＰＬＬ回路にＩムく適用することができる。
方式の通信装置に用いた場合を例にとった。しかしなが
ら、本発明はこれに限るものではなく、その他の一般的
なＰＬＬ回路にＩムく適用することができる。
［発明の効果］
以上、詳細に説明したように、本発明によれば積分カウ
ンタの積分時間を入力クロックと出力クロックの位相差
に応じて可変とする構成とすることによりジソタ抑圧特
性とプルインレンジの性能を同時に満足できるようにす
ることかできるディジタルＰＬＬ回路を提１共すること
ができ、実用上の効果が大きい。
ンタの積分時間を入力クロックと出力クロックの位相差
に応じて可変とする構成とすることによりジソタ抑圧特
性とプルインレンジの性能を同時に満足できるようにす
ることかできるディジタルＰＬＬ回路を提１共すること
ができ、実用上の効果が大きい。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、
第３図は位相比較部の出力波形を示す図、第４図は本発
明の他の実施例を示す構成ブロック図、 第５図はスタッフ多重方式の通信装置の構成ブロック図
、 第６図はディジタルＰＬＬ回路の従来構成的を示すブロ
ック図である。 第１図、第４図において、 １０はエラスティックメモリ、 ２１は位相比較部、 ２３は！／Ｄ回路、 ２４は分周器、 ３０は位相差判定部、 ３１．４１は積分カウンタ、 ４０は可変分周器である。 特許出廓人 富士通株式会′ｆ１−
明の他の実施例を示す構成ブロック図、 第５図はスタッフ多重方式の通信装置の構成ブロック図
、 第６図はディジタルＰＬＬ回路の従来構成的を示すブロ
ック図である。 第１図、第４図において、 １０はエラスティックメモリ、 ２１は位相比較部、 ２３は！／Ｄ回路、 ２４は分周器、 ３０は位相差判定部、 ３１．４１は積分カウンタ、 ４０は可変分周器である。 特許出廓人 富士通株式会′ｆ１−
Claims (2)
- （１）入力クロックと出力クロックの位相差の比較を行
う位相比較部（２１）と、 該位相比較部（２１）の出力を受けて位相差に応じた制
御信号を発生する位相差判定部（３０）と、 前記位相比較部（２１）の出力と位相差判定部（３０）
の出力を受けてクロックのカウントを行う積分カウンタ
（３１）と、 該積分カウンタ（３１）からのキャリー信号又はボロー
信号を受けて、クロックの周期を可変するＩ／Ｄ回路（
２３）と、 該Ｉ／Ｄ回路（２３）の出力を受けて入力信号を分周す
る分周器（２４）とにより構成され、前記位相差判定部
（３０）の制御出力により積分カウンタ（３１）のカウ
ント段数を制御するように構成したことを特徴とするデ
ィジタルＰＬＬ回路。 - （２）入力クロックと出力クロックの位相差の比較を行
う位相比較部（２１）と、 該位相比較部（２１）の出力を受けて位相差に応じた制
御信号を発生する位相差判定部（３０）と、 該位相差判定部（３０）の出力によりクロックの分周比
を可変する可変分周器（４０）と、前記位相比較部（２
１）の出力を制御信号として入力すると共に、可変分周
器（４０）から入力されるクロックのカウントを行う積
分カウンタ（４１）と、 該積分カウンタ（４１）からのキャリー信号又はボロー
信号を受けて、クロックの周期を可変するＩ／Ｄ回路（
２３）と、 該Ｉ／Ｄ回路（２３）の出力を受けて入力信号を分周す
る分周器（２４）とにより構成されたディジタルＰＬＬ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170740A JPH0335617A (ja) | 1989-06-30 | 1989-06-30 | ディジタルｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1170740A JPH0335617A (ja) | 1989-06-30 | 1989-06-30 | ディジタルｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0335617A true JPH0335617A (ja) | 1991-02-15 |
Family
ID=15910506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1170740A Pending JPH0335617A (ja) | 1989-06-30 | 1989-06-30 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0335617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100459854B1 (ko) * | 2000-12-22 | 2004-12-03 | 엘지전자 주식회사 | 씨피유의 연산 처리 방법 |
| CN102599013A (zh) * | 2012-03-14 | 2012-07-25 | 国家林业局哈尔滨林业机械研究所 | 一种带自动复位安全罩的灌木平茬机 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6011853A (ja) * | 1983-06-30 | 1985-01-22 | Mita Ind Co Ltd | 液体現像剤組成物 |
| JPS6166433A (ja) * | 1984-09-10 | 1986-04-05 | Matsushita Electric Ind Co Ltd | クロツク同期回路 |
| JPS6150346B2 (ja) * | 1982-11-01 | 1986-11-04 | Nippon Telegraph & Telephone | |
| JPS61248635A (ja) * | 1985-04-26 | 1986-11-05 | Nec Corp | デイジタル位相同期回路 |
| JPS62232219A (ja) * | 1986-04-01 | 1987-10-12 | Sanyo Electric Co Ltd | デジタル位相同期回路 |
-
1989
- 1989-06-30 JP JP1170740A patent/JPH0335617A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6150346B2 (ja) * | 1982-11-01 | 1986-11-04 | Nippon Telegraph & Telephone | |
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|---|---|---|---|---|
| KR100459854B1 (ko) * | 2000-12-22 | 2004-12-03 | 엘지전자 주식회사 | 씨피유의 연산 처리 방법 |
| CN102599013A (zh) * | 2012-03-14 | 2012-07-25 | 国家林业局哈尔滨林业机械研究所 | 一种带自动复位安全罩的灌木平茬机 |
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